1、信号完整性基础：什么是信号完整性？为什么重要？高速信号的定义与挑战。
各位同学，咱们开始上课。
今天聊的是整个课程的地基——信号完整性。说白了，就是信号在传输过程中能不能保持它该有的样子。你发出去一个干净的方波，到接收端一看，变形了、延迟了、甚至逻辑都翻错了，那这板子就是废的。
1.1 什么是信号完整性？
信号完整性，英文叫 Signal Integrity，简称 SI。我个人的理解很简单：信号从驱动端发出，经过传输路径，到达接收端时，波形质量还能满足系统正常工作的要求。
举个例子。你想想看，一个理想的数字信号，从 0 到 1 是瞬间跳变的。但在实际电路中，由于寄生电容、寄生电感的存在，这个跳变需要时间。上升沿变缓了，这叫“边沿退化”。更麻烦的是，信号还可能产生过冲、下冲、振铃，甚至出现非单调性。
核心要点：信号完整性关注的是波形的“保真度”。
我在项目中遇到过一块 FPGA 板子，DDR3 接口怎么调都跑不到标称频率。用示波器一抓，发现数据线上的过冲都快到 2V 了，而芯片的绝对最大额定值才 1.5V。这就是典型的 SI 问题——信号质量差，导致时序裕量不足，甚至可能烧芯片。
1.2 为什么信号完整性如此重要？
很多刚入行的工程师觉得，只要原理图画对了，PCB 随便拉根线就行。嗯，这里要注意——低速时代可以这么干，但到了高速时代，走线就是器件。
为什么重要？我总结了三个层面：
- 功能层面：信号质量差，逻辑会误判。0 被读成 1，系统直接崩溃。
- 时序层面：信号延迟、抖动、串扰都会吃掉你的时序裕量。我曾经调试一个 1Gbps 的 SerDes 接口，发现眼图闭合了，查了半天是相邻走线串扰太大。
- EMC 层面：信号反射和振铃会产生强烈的电磁辐射，导致产品过不了 FCC 或 CE 认证。
避坑指南：我曾经接手过一个项目，板子功能验证全通过，但一到 EMC 测试就超标。最后定位到是一根 10cm 长的时钟走线，末端没做端接，反射信号辐射出去了。改了一版，加了个串联电阻，问题解决。所以，SI 问题不只是“能不能跑”，还关系到“能不能卖”。
1.3 高速信号的定义与挑战
什么叫高速信号？很多人以为频率高才算高速。其实不然。判断标准是信号的上升时间，而不是时钟频率。
我习惯用一个经验法则：当信号的上升时间小于 2 倍的传输线延迟时，就必须按高速信号来处理。
举个例子。一个 100MHz 的时钟，如果上升时间只有 1ns，而你的走线长度是 15cm（FR4 板材下延迟约 1ns），那这条走线就必须做阻抗匹配。反之，如果上升时间是 10ns，那走线长一点也没事。
个人经验：很多 FPGA 的 IO 口默认驱动强度很大，上升沿非常陡。我建议你在设计初期就检查一下 IBIS 模型里的上升时间参数。别等到板子打回来才发现信号反射得一塌糊涂。
高速信号面临的挑战，我归纳为四大类：
| 挑战类型 | 具体表现 | 典型后果 |
|---|---|---|
| 反射 | 阻抗不连续导致信号回弹 | 过冲、振铃、逻辑误判 |
| 串扰 | 相邻走线之间的电磁耦合 | 信号抖动、时序恶化 |
| 同步开关噪声 | 多个输出同时切换引起的电源波动 | 地弹、电源塌陷 |
| 损耗 | 高频分量被介质和导体吸收 | 眼图闭合、误码率上升 |
你想想看，一个 10Gbps 的信号，它的基频是 5GHz，但实际能量集中在 15GHz 甚至更高。这么高的频率，在 FR4 板材上每英寸损耗可能超过 1dB。如果走线长了，信号到接收端已经面目全非。
我记得有一次做 25Gbps 的背板设计，仿真结果显示走线超过 20 英寸后，眼图完全闭合。最后不得不改用低损耗的 Megtron 6 板材，并且加了一级重定时器。这就是高速信号带来的现实挑战。
1.4 本课程的学习路径
这一章是开胃菜。后面我们会逐步深入：
- 先讲传输线理论，搞清楚信号是怎么在 PCB 上跑的
- 再讲阻抗匹配和端接技术，解决反射问题
- 然后讲串扰、SSN、电源完整性
- 最后结合 FPGA 布局布线，讲实战技巧
我建议你每学完一章，都回头想想这一章的内容。信号完整性这东西，说白了就是“信号在时间和空间上的行为”。你理解了它，很多问题自然就通了。
一句话总结：信号完整性不是玄学，是物理。你尊重物理，物理就给你稳定的信号；你不尊重物理，它就给你一堆毛刺和误码。
好，第一章就到这里。下一章我们聊传输线，那是 SI 分析的核心工具。