3. 电流采样与重构：单电阻采样原理、三电阻采样对比、采样窗口与死区影响
好，咱们接着聊低转速FOC的第三个拦路虎——电流采样。
说实话，在低转速场景下，电流信号本身就弱，你再采不准，那整个控制环就是空中楼阁。我见过不少工程师，算法调得天花乱坠，结果一上示波器，电流波形全是毛刺，根本没法用。所以这一节，咱们把采样这事儿彻底聊透。
3.1 单电阻采样：低成本下的“时间赛跑”
单电阻采样，说白了就是只在直流母线上放一个采样电阻。你想想看，成本低啊，一个电阻加一个运放就搞定。但代价是什么？是时间窗口的极度紧张。
原理其实不复杂：
在FOC的每个PWM周期里，我们通过不同的开关状态，让母线电流反映出某一相的电流。比如，当上管V1、V4、V6导通时，母线电流就等于A相电流。通过在不同时刻采样，就能重构出三相电流。
但问题来了——你需要在PWM开关状态的“有效区间”内完成采样。这个区间有多长？我算给你看：
- 假设PWM频率20kHz，周期50μs
- 死区时间算2μs
- 采样保持时间至少1μs
- ADC转换时间0.5μs
留给你的有效窗口，可能只有3-5μs。在低转速时，占空比很小，这个窗口会被进一步压缩。
3.2 三电阻采样：精度与成本的平衡
三电阻采样就直观多了——每相下桥臂串一个采样电阻。你想想看，三相电流直接测，不需要重构，多省心。
| 对比项 | 单电阻 | 三电阻 |
|---|---|---|
| 成本 | 低（1个电阻+1路运放） | 高（3个电阻+3路运放） |
| 采样精度 | 中等（受重构算法影响） | 高（直接测量） |
| 低占空比性能 | 差（窗口不足） | 好（每相独立采样） |
| PCB面积 | 小 | 大 |
| 调试难度 | 高（时序敏感） | 低（直接读数） |
我个人习惯，在低转速、高精度的场合（比如伺服驱动器），一定用三电阻。虽然多花几块钱，但省下的调试时间远不止这个数。
3.3 采样窗口：你只有一眨眼的功夫
不管是单电阻还是三电阻，采样窗口都是绕不开的话题。
窗口怎么算？
我一般这么估算：
有效采样窗口 = PWM周期 - 死区时间×2 - 最小导通时间 - ADC采样时间举个例子：
- PWM周期：50μs (20kHz)
- 死区时间：2μs (上下管各1μs)
- 最小导通时间：1.5μs (MOS管开通关断需要时间)
- ADC采样时间：1μs
算下来：50 - 4 - 1.5 - 1 = 43.5μs？不对！
嗯，这里要注意：死区时间是上下管都关断的时间，但采样必须在上下管都导通的稳定状态进行。所以实际有效窗口，是PWM高电平时间减去死区影响后的那一段。
在低转速时，占空比可能只有5%-10%，也就是高电平时间只有2.5-5μs。再减去死区和最小导通时间，你猜还剩多少？可能连1μs都不到。
3.4 死区影响：看不见的“时间黑洞”
死区，说白了就是防止上下管直通而故意插入的一段“全关断”时间。但这段看似安全的时间，对采样来说就是灾难。
死区怎么影响采样？
- 死区内，电流通过续流二极管走，采样电阻上没有电流信号
- 死区前后，电流波形会有畸变（电压尖峰）
- 死区时间越长，有效采样窗口越短
我记得有一次做风机项目，客户要求极低噪声。我把死区设到了3μs（为了安全），结果电流波形全是毛刺。后来发现，采样点正好落在了死区边沿的振荡区里。
1. 采样点尽量避开死区边沿，至少留0.5μs的余量
2. 如果必须用单电阻，考虑用“移相PWM”技术，把采样窗口错开
3. 死区补偿算法要跟上，不然低转速时电流畸变会很明显
3.5 实际项目中的选择建议
说了这么多，到底怎么选？我个人的决策流程是这样的：
- 先看成本预算——如果每台能多出5块钱，无脑上三电阻
- 再看最低转速——如果低于100rpm还要求高精度，三电阻是唯一选择
- 最后看PCB空间——实在放不下三个电阻，那就用单电阻+双采样+死区补偿的组合拳
你想想看，采样都采不准，后面的PI参数调得再好有什么用？所以这一块，我建议你多花点心思。毕竟，电流环是FOC的基石，基石不稳，楼盖得再高也是危房。
下一节，咱们聊聊采样后的信号调理——运放选型和滤波设计。那又是另一个坑了。