4、信号调理电路：差分放大电路设计、共模抑制、偏置与增益、抗混叠滤波器设计
各位做FOC的同行，咱们接着聊。上一节讲了传感器选型，信号从传感器出来之后，其实还非常「脆弱」。你想想看，电机旁边全是IGBT开关产生的高压尖峰、PWM斩波带来的辐射噪声，还有母线电压的纹波。如果直接把这种信号送给ADC，那基本就是「垃圾进，垃圾出」。
所以，在ADC采样之前，必须有一道「安检门」——这就是信号调理电路。我个人习惯把它比作「信号净化器」，它负责把传感器输出的微弱、带噪声、有偏置的模拟信号，变成ADC喜欢的那种干净、幅度合适、频率受限的信号。
今天咱们就拆开来看，这个调理电路里到底藏着哪些门道。
4.1 差分放大电路设计
为什么非要用差分放大？说白了，就是为了抗干扰。电流检测最常用的是采样电阻两端电压，这个电压通常只有几十毫伏。而电机相线上的共模电压，可能高达几百伏（母线电压）。
你想想看，如果直接用单端放大器去测这个差分信号，共模电压一进来，放大器直接就饱和了，或者输出被淹没在噪声里。
差分放大电路的核心，就是只放大两个输入端的差值，对共模信号说「不」。经典的电路结构是四个电阻加一个运放：
Vout = (R2/R1) * (V+ - V-)这里有个坑，我刚开始做项目时踩过。四个电阻必须严格匹配！哪怕只有0.1%的失配，共模抑制比（CMRR）就会急剧下降。我建议用集成差分放大器，比如INA系列，内部电阻已经激光修调好了，省心很多。
4.2 共模抑制——看不见的敌人
共模抑制比（CMRR）是衡量差分放大器好坏的关键指标。它表示放大器对共模信号的抑制能力，单位是dB。
公式很简单：
CMRR = 20 * log10(Ad / Ac)其中Ad是差模增益，Ac是共模增益。CMRR越高越好，一般要求至少80dB以上，FOC应用里我建议做到100dB以上。
为什么会这样？因为电机相线上的共模电压变化非常剧烈。比如母线电压是48V，IGBT开关瞬间，共模电压可能跳变几十伏。如果CMRR不够，这个跳变就会耦合到输出端，造成ADC采样错误。
我记得有一次调试一个伺服驱动器，电流波形在换相时刻总有个尖刺。查了半天，发现是PCB布局导致共模信号耦合到了差分走线上。后来把差分走线等长、等距、紧贴在一起走，问题就解决了。
4.3 偏置与增益——让信号匹配ADC
ADC的输入范围通常是0~3.3V或0~5V，而电流检测信号是双极性的（有正有负）。比如采样电阻上的电压可能是-50mV到+50mV。直接送给ADC，负电压会被削掉。
所以需要做两件事：
- 加偏置： 把信号整体抬升到ADC的中间电平。比如3.3V的ADC，偏置到1.65V。
- 调增益： 把信号幅度放大到ADC满量程的80%~90%，留一点余量防止过载。
举个例子，假设采样电阻最大电流对应电压±50mV，ADC范围0~3.3V，偏置1.65V：
增益 = (3.3V/2) / 50mV = 33倍
输出范围：1.65V ± 1.65V = 0V ~ 3.3V实际设计中，我习惯把增益留10%的余量。比如算出来33倍，我选30倍。这样即使有温度漂移或过流，也不会削波。
4.4 抗混叠滤波器设计
这是很多人容易忽略的一步。ADC采样之前，必须加一个低通滤波器，目的是什么？
防止高频噪声混叠到低频段。根据奈奎斯特定理，采样频率fs只能无失真地还原fs/2以内的信号。如果信号中有高于fs/2的频率成分，它们会折叠到低频段，造成虚假信号。
FOC控制中，PWM开关频率通常是10kHz~20kHz，这个频率的噪声非常强。如果ADC采样频率是10kHz（每个PWM周期采一次），那么10kHz以上的噪声就会混叠到直流附近，造成电流环震荡。
我一般用二阶巴特沃斯低通滤波器，截止频率设置在采样频率的1/5到1/10。比如采样频率10kHz，截止频率设在1kHz~2kHz。
设计参数（以Sallen-Key结构为例）：
截止频率 fc = 1 / (2π * √(R1*R2*C1*C2))
品质因数 Q = 0.707（巴特沃斯响应）
常用取值：
R1 = R2 = 10kΩ
C1 = 10nF, C2 = 4.7nF
fc ≈ 1.6kHz4.5 完整电路示例
把上面几部分串起来，一个典型的电流检测调理电路长这样：
传感器信号 → 差分放大器（增益30倍） → 二阶低通滤波器（fc=1.6kHz） → 偏置电路（+1.65V） → ADC输入实际PCB布局时，注意以下几点：
- 差分走线要短、要对称，远离电感和大电流回路
- 运放电源要加去耦电容（0.1μF+10μF）
- 模拟地和数字地要单点连接，防止地环路
- 滤波器电容尽量靠近运放输出端
好了，信号调理这部分就聊到这儿。下一节咱们讲ADC采样策略——怎么在PWM周期的「黄金时刻」采到最干净的电流值。到时候见。