2、CPE电源架构基础：典型CPE电源树结构、电压轨分类（Core/IO/DDR/PHY）、电源转换效率基础

好，咱们进入第二章。这一章是打地基的活儿，说白了就是搞清楚CPE这个设备里，电是怎么从入口流到每个芯片的。你想想看，一个CPE盒子，里面塞了CPU、内存、Wi-Fi芯片、以太网PHY……每个家伙要的电压都不一样，有的要0.8V，有的要1.8V，还有的要3.3V。怎么把这些电压整得明明白白？这就是电源架构要干的事。

2.1 典型CPE电源树结构

我个人习惯，拿到一个CPE的参考设计，第一件事就是看电源树。电源树就像一棵倒着长的树——根是电源输入（通常是12V或者PoE的48V），然后分叉出各种DC-DC转换器，再分到各个负载。

一个典型的CPE电源树长这样：

• 输入级：12V/48V进来，先过个保险丝，再加个TVS管防浪涌。嗯，这里要注意，PoE供电的CPE，输入电压可能到57V，选器件时耐压得留够余量。
• 中间总线：第一级DC-DC把高压降到5V或3.3V，作为中间总线。我在项目中遇到过，有人为了省成本，直接用LDO从12V降到3.3V，结果LDO烫得能煎鸡蛋——功耗全烧在热量上了。
• 负载点（POL）：从中间总线再分出多路DC-DC或LDO，分别供给Core、IO、DDR、PHY等。每一路都要独立控制上电时序。

2.2 电压轨分类：Core/IO/DDR/PHY

CPE里的电压轨，我一般分成四大类。每一类的脾气都不一样，你得顺着它来。

2.2.1 Core电压轨

Core电压是给CPU/SoC内核供电的。这路电压的特点是：低电压、大电流、高精度。比如0.8V~1.2V，电流可能到10A以上。精度要求通常在±3%以内，甚至±1%。

为什么要求这么高？因为Core电压一旦掉出范围，CPU直接死给你看。我曾经调试一个CPE，系统老是随机重启，查了三天，最后发现是Core电压的纹波太大，触发CPU的欠压保护。换了个低ESR的电容就解决了。

2.2.2 IO电压轨

IO电压是给各种接口用的，比如GPIO、SPI、I2C、SDIO等。典型值是1.8V或3.3V。电流不大，但对噪声敏感。你想想看，IO口直接跟外部设备通信，电源不干净，信号质量就完蛋。

我建议IO电压轨用LDO供电，或者用DC-DC加后级LC滤波。别为了省几毛钱把IO电源搞脏了，回头EMI测试过不去，哭都来不及。

2.2.3 DDR电压轨

DDR内存需要三路电压：VDD（核心电压，比如1.2V或1.35V）、VDDQ（IO电压，跟VDD一样）、VTT（终端电压，是VDD的一半）。VTT这路最麻烦，因为它要既能灌电流又能拉电流。

说白了，DDR在读写时，VTT上的电流方向是来回变的。普通LDO搞不定，得用专门的DDR终端稳压器。我记得第一次做DDR电源设计，用了普通LDO，结果DDR训练死活过不去——VTT电压被拉偏了。

2.2.4 PHY电压轨

以太网PHY、Wi-Fi PHY这些，通常需要1.0V或1.2V的数字核心电压，加上2.5V或3.3V的模拟电压。模拟电压对电源纹波和噪声要求极高，尤其是PHY的PLL和SerDes部分。

避坑指南：我曾经在PHY的模拟电源上用了普通的DC-DC，结果100M以太网的眼图惨不忍睹。后来换成超低噪声LDO，并在输出端加了一个10uF+0.1uF+1nF的电容组合，问题才解决。

2.3 电源转换效率基础

效率这东西，说白了就是「输出了多少有用的电，浪费了多少热量」。公式很简单：

效率 η = P_out / P_in × 100%

但实际设计时，你得搞清楚损耗从哪来。我把它分成三类：

2.3.1 导通损耗

电流流过MOSFET的导通电阻Rds(on)时，会产生I²R损耗。你想想看，Core电压10A电流，如果Rds(on)是10mΩ，光这一路就损耗1W。所以大电流的DC-DC，一定要选低Rds(on)的MOSFET。

2.3.2 开关损耗

MOSFET在开关瞬间，电压和电流有交叠，产生损耗。开关频率越高，损耗越大。但频率高了，电感和电容可以变小——这是个trade-off。我一般把CPE的DC-DC开关频率设在500kHz~1MHz之间，兼顾效率和体积。

2.3.3 静态损耗

芯片自己工作也要耗电，比如控制IC的供电电流、反馈电阻的分流等。低功耗设计时，这部分不能忽略。我曾经见过一个设计，DC-DC空载时效率只有30%，查了半天，发现是反馈电阻用了1kΩ，分流失了太多电流。换成100kΩ后，空载效率提升到70%。

最后，我给大家一个经验数据：CPE整机的电源转换效率，从输入到各负载，综合下来能做到85%~90%就算不错了。剩下的10%~15%，都变成了热量，你得靠散热设计把它排出去。嗯，这就是下一章要讲的内容了。