第2章数字信号处理基础（上）

数字信号处理基础（上）：采样定理、混叠、IQ解调、数字下变频（DDC）原理

各位同学，咱们今天聊聊雷达信号处理里最基础、也最绕不开的几个概念。说实话，这些内容看起来是理论，但你要是没吃透，后面做FPGA实现的时候，踩坑是必然的。我当年刚入行时，就因为采样率没算对，折腾了整整一周才找到问题——嗯，那滋味可不好受。

先问个问题：一个模拟信号，你想用数字方式处理它，得用多快的速度去采样？

奈奎斯特采样定理给出了答案：采样频率必须大于信号最高频率的两倍。也就是：

fs > 2 * fmax

这个2倍，叫奈奎斯特频率。低于这个值，就会出问题——混叠。

我个人习惯把这个定理记成「两倍法则」。做项目时，我一般会留出20%~30%的余量。比如信号最高频率是100MHz，我不会卡着200MHz去采样，而是选250MHz甚至更高。为什么？因为实际滤波器做不到理想陡降，留点余量心里踏实。

核心要点：采样率不是越高越好，但低了绝对不行。FPGA资源有限，采样率每翻一倍，数据量就翻一倍，处理压力也翻一倍。所以选采样率是个权衡活。

混叠是什么？说白了，就是高频信号伪装成了低频信号，混进你的数字域里。

为什么会这样？你想想看，采样点不够密，信号的真实变化被「漏掉」了。采样后的点连起来，看起来像是一个更慢的信号在波动。这就是混叠。

我在项目中遇到过一件事：调试一个X波段雷达接收机，中频输出总有一个莫名其妙的低频分量。查了三天，最后发现是ADC前端的抗混叠滤波器带宽不够，带外噪声被折叠进来了。从那以后，我对抗混叠滤波器的设计再也不敢马虎。

避坑指南：我曾经以为只要采样率够高就不会混叠，后来发现——如果信号本身有高频噪声，哪怕采样率再高，噪声也会被折叠到带内。所以，采样前的模拟滤波比采样后的数字滤波更重要。

雷达信号处理里，IQ解调是个经典操作。简单说，就是把一个实信号拆成两路：I路（同相）和Q路（正交）。

你可能会问：一个信号不够用吗？为什么要搞两路？

答案是：单路实信号丢失了相位信息。雷达测距靠时间，测速靠多普勒频移，而多普勒频移的本质就是相位变化。没有相位信息，你连目标在靠近还是远离都分不清。

IQ解调的原理是这样的：

I(t) = A(t) * cos(ωt)
Q(t) = A(t) * sin(ωt)

两路信号合在一起，就能完整表示信号的幅度和相位。在FPGA里实现时，我一般用DDS生成两路正交本振，分别与输入信号相乘，再低通滤波，就得到了I/Q基带信号。

个人经验：做IQ解调时，I/Q两路的幅度一致性和正交性非常关键。我见过一个项目，因为PCB布线导致I/Q两路延迟差了0.5ns，结果镜像抑制比直接掉了20dB。所以，布局布线时一定要等长、对称。

DDC，全称Digital Down Converter，是雷达接收机里的核心模块。它的任务是把中频或射频信号，搬到基带，同时降低数据率，方便后续处理。

DDC的典型结构包括：

在FPGA里实现DDC，我一般会这样设计：

// 伪代码示意
// 1. 从ADC获取采样数据，比如100MHz采样率
// 2. 用DDS生成cos和sin本振，频率等于中频
// 3. 分别相乘得到I_raw和Q_raw
// 4. 经过CIC滤波器 + FIR补偿滤波器
// 5. 抽取到需要的速率，比如10MHz

这里有个关键点：抽取倍数和滤波器设计要匹配。抽取倍数太大，信号会失真；滤波器阶数太高，FPGA资源吃不消。我常用的做法是：先用CIC做粗抽取，再用FIR做细整形。CIC占用资源少，适合大倍数抽取；FIR精度高，适合最后的整形滤波。

设计要点：DDC的抽取倍数决定了后续处理的数据率。选抽取倍数时，要考虑信号带宽和后续算法的处理能力。比如信号带宽是5MHz，那基带数据率至少10MHz以上，才能保证信息不丢失。

讲到这里，我想分享一个实际案例。之前做一款相控阵雷达接收机，ADC采样率是1GHz，中频是400MHz。我们需要把信号下变频到基带，数据率降到100MHz。

设计过程是这样的：

调试时发现一个问题：CIC滤波器的通带衰减在信号边缘处达到了3dB，导致信号失真。后来我在CIC后面加了一级FIR补偿滤波器，把通带拉平了。

小技巧：CIC滤波器的通带衰减是可以预计算的。设计时，把CIC的级数和抽取倍数代入公式，算一下通带边缘的衰减量，然后设计FIR补偿滤波器时把这个衰减补回来。这样一次成型，不用反复调试。

采样定理、混叠、IQ解调、DDC，这四个概念是雷达数字信号处理的基石。采样定理告诉你该采多快，混叠提醒你该防什么，IQ解调帮你保留相位信息，DDC则把高频信号变成你能处理的基带信号。

做FPGA实现时，我建议你：

下一讲，我们会深入数字滤波器的FPGA实现，包括CIC、FIR、半带滤波器的设计和优化。到时候再聊。