第一章 FPGA基础与开发环境
各位同学好，我是你们的雷达信号处理讲师。在弹载领域摸爬滚打了十几年，今天咱们来聊聊FPGA的基础和开发环境搭建。
说实话，我第一次接触FPGA是在一个导弹导引头的项目里。那时候我还在想，这东西跟普通芯片有啥区别？后来踩了不少坑，才慢慢摸出门道。今天就把这些经验分享给你们。
1.1 FPGA发展史：从胶水逻辑到信号处理核心
FPGA的发展，说白了就是一部「万能芯片」的进化史。
第一阶段：胶水逻辑时代（80年代）
最早的FPGA，比如Xilinx的XC2064，只能做简单的逻辑连接。那时候它就是个「胶水芯片」，把CPU、内存、外设粘在一起。我刚开始工作时，还见过老工程师用FPGA做地址译码，现在想想真是大材小用。
第二阶段：可编程系统时代（90年代）
到了90年代，FPGA开始集成乘法器、块RAM。我记得1998年Xilinx推出Virtex系列，第一次把DSP48硬核放进去。这意味着什么？你可以在FPGA里做数字信号处理了！
第三阶段：异构计算时代（2010年后）
现在的FPGA，比如Zynq系列，直接把ARM处理器和FPGA逻辑集成在一个芯片上。你想想看，一个芯片既能跑Linux系统，又能做高速信号处理，这在弹载系统里简直是神器。
关键里程碑：
- 1985年：Xilinx推出第一款FPGA，XC2064（2000个门）
- 1998年：Virtex系列引入DSP48硬核
- 2011年：Zynq系列实现ARM+FPGA异构架构
- 2020年：Versal系列引入AI引擎
1.2 FPGA在弹载系统中的应用
弹载环境有多苛刻？温度范围-55℃到+125℃，振动几十个G，还要抗辐射。普通芯片在这种环境下早罢工了，但FPGA能扛得住。
为什么弹载系统离不开FPGA？
- 实时性：雷达信号处理需要纳秒级响应，CPU做不到，但FPGA可以
- 灵活性：导弹升级只需要更新FPGA配置文件，不用改硬件
- 并行处理：一个FPGA可以同时处理几十个通道的雷达数据
我在项目中遇到过最典型的应用场景：
- 脉冲压缩：用FPGA实现匹配滤波，处理速度比DSP快10倍以上
- CFAR检测：恒虚警率检测，FPGA可以流水线处理，延迟极低
- 波束形成：相控阵雷达的波束控制，FPGA的并行架构天然适合
避坑指南：我曾经在一个项目中，为了省成本选了工业级FPGA做弹载实验。结果高低温测试时，芯片直接罢工。后来老老实实换成了军品级。记住：弹载系统，芯片选型不能省！
1.3 Vivado/Vitis开发环境搭建
好，现在咱们来动手。开发环境搭建是第一步，也是很多人容易卡住的地方。
硬件要求：
| 项目 | 最低配置 | 推荐配置 |
|---|---|---|
| CPU | i5 8代 | i7 12代以上 |
| 内存 | 8GB | 32GB |
| 硬盘 | 100GB空闲 | 500GB SSD |
| 操作系统 | Windows 10 | Ubuntu 20.04 |
安装步骤：
- 下载Vivado：去Xilinx官网注册账号，下载Vivado ML Edition。我建议选「Vivado HL WebPACK」版本，够用了
- 安装过程：一路Next就行，但要注意：
- 安装路径不要有中文
- 选择「Vivado」和「Vitis」两个组件
- 安装时间大约1-2小时，喝杯咖啡等着
- License配置：申请免费WebPACK License，或者用你们公司的浮动License
注意：安装Vivado时，杀毒软件可能会误报。我建议先关掉杀毒软件再安装。另外，安装路径不要放在C盘，否则后续编译大项目时C盘会爆满。
第一个工程：点亮LED
安装完成后，咱们来跑个最简单的工程验证环境。
// led_blink.v
module led_blink(
input clk, // 50MHz时钟
input rst_n, // 复位信号
output reg led // LED输出
);
reg [24:0] cnt;
always @(posedge clk or negedge rst_n) begin
if (!rst_n)
cnt <= 25'd0;
else if (cnt == 25'd24_999_999)
cnt <= 25'd0;
else
cnt <= cnt + 1'b1;
end
always @(posedge clk or negedge rst_n) begin
if (!rst_n)
led <= 1'b0;
else if (cnt == 25'd24_999_999)
led <= ~led;
end
endmodule这个代码很简单，就是让LED以1Hz的频率闪烁。你想想看，50MHz时钟，计数到2500万次就是0.5秒，翻转一次LED就是1秒周期。
Vivado操作流程：
- 创建工程，选择芯片型号（比如xc7z020）
- 添加源文件，把上面的代码复制进去
- 综合（Synthesis）—— 检查语法和逻辑
- 实现（Implementation）—— 布局布线
- 生成比特流（Generate Bitstream）
- 下载到开发板
我的习惯：每次新建工程，我都会先跑一遍LED闪烁。这不是为了炫技，而是为了确认开发环境、下载器、开发板三者通信正常。如果LED都不亮，后面做雷达信号处理就是白费功夫。
1.4 开发环境常见问题
嗯，这里要注意几个容易踩的坑：
- JTAG下载失败：检查驱动是否安装，USB线是否插紧。我遇到过好几次，折腾半天发现是USB线接触不良
- 综合报错：看错误信息，90%是语法问题。比如always块里漏了begin/end
- 时序不满足：如果时钟频率太高，布局布线会失败。降低频率或者优化代码
为什么会这样？说白了，FPGA开发跟软件编程不一样。软件错了可以改代码重新编译，FPGA错了可能就要重新布线，耗时很长。所以养成好习惯：写一段代码就仿真验证，不要等到最后才发现问题。
好了，第一章的内容就到这里。环境搭建好了，下一章咱们开始真正进入雷达信号处理的世界。记住：工欲善其事，必先利其器。开发环境搞定了，后面才能学得顺手。