第一章：神经网络加速器概述

各位同学好，我是你们这门课的主讲。在芯片设计这行摸爬滚打了十几年，从早期的DSP到现在的AI加速器，我算是亲眼见证了这场算力革命。今天咱们聊的，是嵌入式神经网络加速器——说白了，就是怎么在巴掌大的板子上，把神经网络跑得又快又省电。

1.1 AI芯片市场背景：为什么突然这么火？

先看一组数据。2023年全球AI芯片市场规模已经突破500亿美元，到2027年预计会超过1000亿。你可能会问：为什么增长这么快？

我个人习惯把原因归结为三点：

• 算法爆发：从AlexNet到Transformer，模型参数从百万级涨到千亿级。我2015年做第一个CNN加速项目时，模型才几MB，现在动不动就几百GB。
• 场景下沉：云端训练完了，总得落地吧？手机、摄像头、汽车、工业设备，这些地方都需要推理加速。
• 功耗墙：通用CPU跑AI，效率低得可怜。我测过，一颗2W的ARM Cortex-A72跑MobileNet，帧率不到5fps，功耗却飙到1.8W——这谁受得了？

1.2 加速器在嵌入式系统中的作用

嵌入式系统大家不陌生。手机、智能音箱、无人机、工业相机，这些都是嵌入式设备。它们有个共同特点：资源受限——电池小、散热差、成本敏感。

神经网络加速器在这里扮演什么角色？我举个例子。

2018年我做过一个智能门锁项目，需要在本地做人脸识别。用CPU跑，识别一次要3秒，功耗2W。用户反馈说：门锁还没打开，人已经等得不耐烦了。后来换成NPU加速，识别时间降到50ms，功耗只有0.3W。你看，这就是加速器的价值。

场景	CPU方案	加速器方案	提升倍数
人脸识别（门锁）	3s / 2W	50ms / 0.3W	60x / 6.7x
语音唤醒（耳机）	200ms / 50mW	5ms / 2mW	40x / 25x
目标检测（无人机）	500ms / 5W	20ms / 0.8W	25x / 6.25x

1.3 课程目标与学习路径

这门课的目标很明确：让你能独立设计一个嵌入式神经网络加速器。不是纸上谈兵，而是从架构设计到RTL实现，再到板级验证，全流程走一遍。

具体来说，学完这门课你应该能：

• 理解神经网络的计算模式（卷积、池化、全连接）
• 掌握硬件加速的核心技术（并行计算、数据复用、流水线）
• 会用Verilog实现一个简单的加速器
• 能在FPGA上跑通一个分类网络

学习路径我建议这样走：

1. 基础篇（第1-3章）：搞懂神经网络和硬件架构的对应关系
2. 设计篇（第4-7章）：从计算单元到存储系统，一步步搭建加速器
3. 实现篇（第8-10章）：RTL编码、仿真验证、FPGA部署
4. 优化篇（第11-12章）：量化、剪枝、编译优化

1.4 我的个人经验分享

最后聊点题外话。做加速器设计这些年，我最大的体会是：没有完美的架构，只有合适的权衡。

2019年我参与过一个自动驾驶芯片项目，团队花了半年时间优化卷积计算单元，把利用率从60%提到了85%。结果呢？存储带宽成了瓶颈，整体性能只提升了10%。你想想看，这就是典型的「木桶效应」。

所以，我建议你们在学习过程中，多问自己几个问题：

• 这个设计瓶颈在哪？计算？存储？还是通信？
• 我的应用场景最看重什么？延迟？吞吐量？还是功耗？
• 有没有更简单的方案？有时候，一个精心设计的DMA比复杂的缓存系统更管用。

好了，第一章就到这里。下一章我们会深入神经网络的计算模式，看看卷积到底是怎么一回事。到时候我会带你们手撕一个简单的卷积计算单元——嗯，那才是真正有意思的部分。