第3章硅光工艺模块（一）

3、硅光工艺模块（一）：硅波导与耦合器制造、刻蚀工艺对波导损耗的影响、浅刻蚀与深刻蚀的选择

做硅光芯片，第一步就是搞定波导。说白了，波导就是光走的路。在CMOS产线上，我们通常用顶层硅（SOI晶圆）来做这条路。我个人习惯把波导制造分成三步：光刻、刻蚀、包层沉积。

先说说光刻。我们用的光刻胶和CMOS逻辑工艺是同一套设备。但有个坑——硅光波导的线宽往往在几百纳米，而光刻机的分辨率有限。我遇到过项目里，光刻胶显影后波导边缘粗糙，直接导致损耗飙升。后来怎么解决的？我们调整了烘烤温度，让光刻胶边缘更陡直。

刻蚀是核心。波导的侧壁粗糙度，直接决定了散射损耗。你想想看，光在波导里走，碰到粗糙的侧壁就会往外漏。我建议在刻蚀气体里加点C4F8，形成钝化层，能有效降低粗糙度。

耦合器呢？它负责把光从光纤引到芯片上。最常见的结构是光栅耦合器。制造时要注意：光栅的刻蚀深度必须精确控制。浅了，耦合效率低；深了，光会反射回来。我记得有一次，客户要求耦合损耗低于3dB，我们硬是把刻蚀深度控制在±5nm以内。

核心要点：波导制造的关键在于侧壁光滑度，耦合器制造的关键在于刻蚀深度精度。两者都依赖刻蚀工艺的稳定性。

刻蚀工艺对波导损耗的影响，我把它总结成三个维度：侧壁粗糙度、刻蚀均匀性、刻蚀损伤。

侧壁粗糙度是最直接的。光在波导里传播，每碰到一个粗糙点就会散射一部分能量。损耗系数α与粗糙度σ的平方成正比。公式我就不列了，你记住：粗糙度每增加1nm，损耗可能翻倍。

怎么控制？我建议用两步刻蚀法。第一步用高功率快速刻蚀，第二步用低功率慢速修整。这样既能保证效率，又能把侧壁磨光滑。

刻蚀均匀性影响的是整片晶圆的一致性。CMOS产线的大尺寸晶圆（300mm）上，中心区域和边缘区域的刻蚀速率可能差5%。这会导致波导宽度不均匀，进而引起相位误差。我在做MZI（马赫-曾德尔干涉仪）时吃过这个亏——同一片晶圆上，不同位置的干涉谱完全对不上。

刻蚀损伤指的是等离子体对波导表面的轰击。高能离子会破坏硅晶格，形成缺陷态。这些缺陷会吸收光，尤其是近红外波段（1550nm）。解决办法？刻蚀后做一次快速热退火（RTA），能修复大部分损伤。

我的经验：如果你发现波导损耗异常高，先别急着调刻蚀参数。拿SEM看一眼侧壁形貌。很多时候，问题出在光刻胶的形貌上——光刻胶边缘不陡直，刻蚀时就会产生“扇贝纹”。

浅刻蚀和深刻蚀，说白了就是刻多深的问题。在硅光工艺里，我们通常用两种刻蚀深度：部分刻蚀（浅刻蚀）和完全刻蚀（深刻蚀）。

浅刻蚀：只刻掉顶层硅的一部分，留下一个薄层（比如70nm）。这种结构适合做低损耗波导和耦合器。为什么？因为光模场被限制在硅层里，侧壁粗糙度的影响相对小。我做过测试，浅刻蚀波导的损耗可以做到0.5 dB/cm以下。

深刻蚀：把顶层硅全部刻穿，直达埋氧层。这种结构适合做高折射率差的光栅和微环。但代价是损耗高——侧壁粗糙度的影响被放大。我记得有一次做微环谐振器，深刻蚀的Q值只有5000，换成浅刻蚀后直接飙到20000。

怎么选？我建议遵循三条原则：

注意：浅刻蚀对刻蚀深度的均匀性要求极高。我曾经遇到过一片晶圆上，中心区域刻了70nm，边缘区域刻了80nm。结果耦合器的中心波长偏移了20nm，整批芯片报废。所以，浅刻蚀工艺必须搭配终点检测（OES或干涉仪）。

下面这张图，是我自己总结的。它把波导制造、刻蚀影响、浅深选择串在了一起。你一看就明白。

这张图从左到右，从上到下，把整个逻辑串起来了。你仔细看：刻蚀工艺是核心，它决定了三个影响因素，而这三个因素又共同决定了你是选浅刻蚀还是深刻蚀。最终，波导和耦合器的性能就出来了。

避坑指南：我曾经在浅刻蚀工艺里犯过一个低级错误——光刻胶厚度没算对。浅刻蚀要求刻蚀深度精确，但光刻胶本身也会被刻蚀消耗。如果光刻胶太薄，还没刻到目标深度，光刻胶就没了。结果波导顶部被刻坏。所以，我建议光刻胶厚度至少是刻蚀深度的2倍。

好了，这一章就讲到这里。硅波导和耦合器是硅光芯片的基石，刻蚀工艺是决定它们性能的关键。下一章我们会聊另一个重要模块——调制器与探测器的制造。到时候见。

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