第3章波导层设计规则

3. 波导层设计规则：单模波导宽度与厚度约束、波导最小间距规则、波导弯曲半径规则

好，咱们进入波导层设计规则这部分。说实话，波导层是整个硅光芯片的“血管”，信号怎么走、损耗大不大、能不能单模传输，全看这一层的设计是否到位。我见过不少新手，一上来就急着画版图，结果波导宽度画宽了、间距画小了，流片回来一测，全是多模噪声——那叫一个头疼。

今天咱们就掰开揉碎，把三个核心规则讲清楚：单模波导的宽度与厚度约束、波导最小间距规则、波导弯曲半径规则。嗯，一个一个来。

先问个问题：为什么非要单模？说白了，多模波导里不同模式传播速度不一样，会产生模式色散。你想想看，信号在芯片里跑着跑着，各个模式互相干扰，眼图都睁不开了。所以，硅光芯片里绝大多数场景都要求单模传输。

单模的条件，核心就两个参数：波导宽度（W）和波导厚度（H）。对于标准的SOI（Silicon-on-Insulator）平台，顶层硅厚度通常是220 nm。这个厚度是经过优化的——太薄了光场束缚不住，太厚了又容易支持高阶模。

我个人习惯，在设计单模波导时，宽度一般取400 nm ~ 500 nm。为什么是这个范围？我举个例子：

宽度小于400 nm：光场会大量泄漏到包层（SiO₂）中，传播损耗急剧上升。我在一个项目中试过350 nm宽的波导，结果损耗直接飙到3 dB/cm以上，根本没法用。
宽度大于500 nm：恭喜你，TE1模式开始出现了。也就是说，波导不再支持单模，变成了多模波导。我记得有一次，一个同事为了降低耦合损耗，把波导画到了600 nm宽，结果定向耦合器的分光比乱得一塌糊涂。

所以，标准单模波导的推荐尺寸如下表：

核心要点：单模波导的宽度和厚度是耦合的。你不能只调宽度不管厚度。比如，如果工艺把顶层硅厚度做成了250 nm，那450 nm宽的波导可能就不再是单模了。设计前一定要确认工艺文件里的具体数值。

接下来聊间距。波导间距，说白了就是两条波导之间隔多远才不会互相“串扰”。你想想看，光是一种电磁波，两根波导靠得太近，倏逝场会耦合过去，信号就串了。

在标准硅光工艺中，波导最小间距通常定义为 1.0 μm ~ 1.5 μm。这个值是怎么来的？我简单解释一下：

间距小于1.0 μm：耦合长度会变得很短。比如，两根450 nm宽的波导，间距只有0.8 μm时，耦合长度可能只有几十微米。这意味着，哪怕你不想耦合，光也会自动跳过去。我在做MZI（马赫-曾德尔干涉仪）时吃过这个亏，两条臂间距画小了，结果消光比直接掉了10 dB。
间距大于1.5 μm：耦合基本可以忽略，但代价是芯片面积变大。对于大规模集成，比如256通道的阵列，每根波导多占0.5 μm，总面积就大得吓人。

所以，实际设计中，我一般遵循以下规则：

注意：波导间距规则不仅适用于直波导，也适用于弯曲波导。弯曲波导的间距要额外考虑“弯曲泄漏”——弯曲半径越小，泄漏越大，间距也要相应增大。我曾经在DRC检查时发现，一个弯曲半径5 μm的波导，间距1.0 μm居然还串扰超标，后来改到1.5 μm才通过。

最后，也是最容易出问题的地方——弯曲半径。硅光波导的弯曲，说白了就是让光拐弯。但光不喜欢拐弯，拐弯就会产生辐射损耗。弯曲半径越小，损耗越大。

对于标准单模波导（450 nm宽，220 nm厚），最小弯曲半径通常推荐为 5 μm ~ 10 μm。为什么是这个范围？

弯曲半径小于5 μm：辐射损耗会急剧增加。我实测过，3 μm弯曲半径的波导，损耗高达0.5 dB/90°，这在一个复杂的路由网络中，十几个弯下来，损耗就奔着5 dB去了。
弯曲半径大于10 μm：损耗很低（通常小于0.01 dB/90°），但芯片面积会大幅增加。对于需要大量弯曲的螺旋波导或延迟线，10 μm半径可能让芯片面积翻倍。

所以，实际设计中，我一般这样取舍：

我的经验：如果你不确定选多大半径，直接上10 μm。虽然面积大一点，但损耗低、容差大，流片成功率更高。等你有经验了，再根据具体需求去优化到5 μm甚至更小。

另外，弯曲波导还有一个容易被忽略的点：弯曲与直波导的过渡区域。如果直接从直波导切到弯曲，模式失配会产生额外损耗。我建议使用欧拉弯曲（Euler bend）或正弦弯曲（Sine bend）来平滑过渡。这些结构在标准工艺库里通常都有提供，直接调用就行。

下面我用一张SVG图，把波导层设计规则的三个核心维度串起来，方便你理解它们之间的关系：

这张图把三个规则串在了一起。你看，单模约束决定了波导的“身材”，间距规则管着波导之间的“社交距离”，弯曲半径则控制着波导拐弯时的“优雅程度”。三者相互影响，不能孤立设计。

好了，波导层设计规则就讲到这里。记住一句话：单模是基础，间距保隔离，半径控损耗。下次画版图前，先把这三个参数确认好，能省掉后面一大堆DRC报错的时间。