4. 耦合器设计规则：光栅耦合器（GC）的刻蚀深度与周期规则、边缘耦合器（Edge Coupler）的尖端尺寸规则

耦合器这东西，说白了就是芯片和光纤之间的「桥梁」。你光信号再牛，上不了芯片也是白搭。我做了这么多年硅光设计，最怕的就是耦合器这块出问题——流片回来测不到光，十有八九是耦合器设计踩了坑。

今天咱们重点聊两种最常见的耦合器：光栅耦合器（GC）和边缘耦合器（Edge Coupler）。它们的DRC规则完全不同，一个靠衍射，一个靠绝热渐变。嗯，咱们一个一个说。

4.1 光栅耦合器（GC）的刻蚀深度与周期规则

光栅耦合器的工作原理，你可以想象成在波导表面刻了一排「小栅栏」。光从光纤斜着打下来，碰到这些栅栏就被衍射进波导里了。那问题来了——栅栏刻多深？间距多大？

我个人习惯把GC的DRC规则分成三个核心参数：刻蚀深度（Etch Depth）、周期（Period）、占空比（Duty Cycle）。这三个参数但凡有一个偏离工艺窗口，耦合效率直接掉3dB以上。

4.1.1 刻蚀深度规则

刻蚀深度决定了光栅的「耦合强度」。刻得太浅，衍射效应弱，光大部分直接透过去了；刻得太深，光栅变成强反射镜，光又回不来。

在标准SOI工艺中，常见的刻蚀深度有两种：

这里有个坑——浅刻蚀的深度公差非常严格。我记得有一次项目，工艺厂反馈刻蚀深度偏了5nm，结果耦合效率从35%掉到了28%。你想想看，5nm什么概念？一个原子层而已。所以DRC里通常会写一个容忍范围，比如「目标深度80nm ± 5nm」，但实际流片时我建议你留更宽的余量。

4.1.2 周期与占空比规则

周期（Λ）决定了光栅的布拉格波长。公式很简单：Λ = λ₀ / (n_eff - sinθ)，其中λ₀是目标波长，n_eff是波导有效折射率，θ是光纤倾斜角。

但DRC里不会让你算公式，它直接给你一个最小/最大周期限制。常见规则如下：

• 最小周期：通常 ≥ 300nm（太小的周期光刻机做不出来）
• 最大周期：通常 ≤ 700nm（太大的周期衍射效率下降）
• 占空比：50% ± 10%（即刻蚀部分与非刻蚀部分的比例）

占空比这个参数，很多人容易忽略。其实它直接影响耦合效率的峰值位置。我建议你在版图里把占空比画成50%整，但实际工艺会有偏差——光刻的CD（临界尺寸）偏差会导致占空比偏移。所以DRC里会有一个「最小齿宽」和「最小槽宽」的检查。

4.2 边缘耦合器（Edge Coupler）的尖端尺寸规则

边缘耦合器和光栅耦合器完全是两码事。它不靠衍射，而是靠绝热渐变——把波导的模场慢慢「撑大」，直到和光纤的模场匹配上。

说白了，就是波导从220nm宽慢慢变细，细到几十纳米，然后光就「溜」出去了。那问题来了——尖端到底要画多细？

4.2.1 尖端宽度规则

边缘耦合器的尖端宽度，直接决定了耦合效率的上限。理论上越细越好，但工艺有极限。

嗯，这里要注意——DRC里写的「最小尖端宽度」通常是工艺厂能保证良率的极限值。比如PDK里写「最小宽度120nm」，不代表你画119nm就一定会断，但良率会急剧下降。我建议你至少留10%的余量，比如PDK要求120nm，你就画130nm以上。

4.2.2 渐变长度与角度规则

尖端宽度定了，接下来就是渐变长度（L_taper）。这个参数决定了「绝热性」——渐变太短，光会散射；渐变太长，芯片面积浪费。

DRC里通常不会直接限制渐变长度，但会限制渐变角度。常见规则：

• 最大渐变角度：通常 ≤ 1° ~ 2°
• 最小渐变长度：由尖端宽度和起始宽度决定，一般 ≥ 100μm

举个例子：波导从400nm宽渐变到120nm宽，如果角度限制为1°，那最小长度就是 (400-120)/2 / tan(1°) ≈ 8μm？不对，我算错了——应该是 (400-120)/2 = 140nm？等等，单位搞混了。实际计算是：宽度差280nm，半宽差140nm，tan(1°)≈0.0175，所以长度 = 140nm / 0.0175 ≈ 8μm。嗯，8μm太短了，绝热性不够。实际项目中我一般用200~300μm的渐变长度。

4.3 两种耦合器的DRC对比总结

为了方便你对照，我把两种耦合器的核心DRC规则整理成了一张表：

4.4 知识体系结构图

下面这张图帮你理清本章的核心逻辑：

好了，耦合器的设计规则就聊到这儿。记住一句话：DRC检查通过只是及格线，工艺波动才是真正的考验。我每次流片前都会把耦合器的工艺角仿真跑一遍，确保最差情况下还能用。这个习惯救了我好几次，希望你也能养成。