信号采样基础：采样定理与抗混叠滤波

做电机控制这些年，我踩过最大的坑，就是采样环节出了问题。你想想看，一个电机控制系统，从电流采样到速度估算，再到最终输出PWM，每一步都依赖数字信号。如果采样这第一关就没把好，后面再牛的算法也是白搭。

今天咱们就聊聊采样基础。说白了，就是把连续的模拟信号变成离散的数字信号。这个过程看似简单，但里面的门道可不少。

1. 采样定理（奈奎斯特）—— 别让信号“说谎”

奈奎斯特采样定理，我建议你把它刻在脑子里：采样频率必须大于信号最高频率的两倍。公式很简单：

fs > 2 * fmax

其中 fs 是采样频率，fmax 是信号中最高频率分量。

为什么是两倍？我举个例子你就明白了。假设你有一个10kHz的正弦波，如果你用刚好10kHz去采样，会发生什么？你会看到每个周期只采到一个点，而且这些点可能全是同一个值——信号看起来就像直流了。这就是所谓的“混叠”。

我在项目中遇到过一件事：调试一个高速电机时，电流波形看起来总有奇怪的毛刺。折腾了两天，最后发现是采样频率设低了，把PWM开关噪声混叠到了低频段。嗯，从那以后我再也不敢随便设采样率了。

2. 采样频率选择——不是越高越好

很多人觉得采样频率越高越好，其实不然。我个人习惯这样选：

• 对于电流环：采样频率通常是PWM频率的1-2倍。比如10kHz的PWM，采样率设在10kHz-20kHz就够用。
• 对于速度环：采样频率可以低一些，1kHz-5kHz常见。
• 对于位置环：再低一个数量级，100Hz-1kHz。

你可能会问：为什么不能统一用高频？原因有三：

1. 计算负担：采样频率越高，CPU处理的数据量越大。我见过有人把采样率设到100kHz，结果MCU直接跑飞了。
2. 噪声放大：高频采样会把更多噪声带进来，反而降低信噪比。
3. 成本问题：高速ADC贵啊，而且对PCB布局要求更高。

控制环	典型采样频率	说明
电流环	10kHz - 20kHz	与PWM同步，避免开关噪声
速度环	1kHz - 5kHz	机械时间常数较慢
位置环	100Hz - 1kHz	响应最慢，采样率可降低

3. 抗混叠滤波器——采样前的最后一道防线

抗混叠滤波器，说白了就是一个低通滤波器，放在ADC之前。它的作用是把高于奈奎斯特频率的信号成分滤掉，防止它们混叠到低频段。

我见过有人省掉这个滤波器，结果系统莫名其妙地抖动。后来一查，是高频噪声混叠到了电流环的带宽内。

设计抗混叠滤波器时，我建议注意几点：

• 截止频率：设为采样频率的1/3到1/2。比如采样率10kHz，截止频率设在3kHz-5kHz。
• 阶数选择：一阶RC滤波够用吗？说实话，大多数场合不够。二阶或三阶巴特沃斯滤波器更靠谱。
• 相位延迟：滤波器会引入相位滞后，这在电流环中会影响稳定性。我习惯用有源滤波器，相位特性更好控制。

4. ADC量化误差——精度与成本的博弈

ADC的量化误差，说白了就是数字信号和模拟信号之间的“舍入误差”。比如一个12位的ADC，参考电压3.3V，那么它的分辨率是：

LSB = 3.3V / 2^12 = 3.3V / 4096 ≈ 0.8mV

这意味着你永远无法分辨小于0.8mV的变化。这个误差就是量化误差。

量化误差的影响有多大？我举个例子：电机电流在轻载时可能只有几十毫安，如果ADC分辨率不够，你根本测不准。我曾经在一个项目中用10位ADC测小电流，结果电流环在轻载时振荡得厉害。换成12位ADC后，问题就解决了。

选择ADC时，我建议这样考虑：

• 分辨率：12位是电机控制的最低门槛。16位更好，但成本也高。
• 采样率：满足奈奎斯特要求即可，不必追求极致。
• 有效位数（ENOB）：别只看标称位数，实际有效位数往往比标称低1-2位。

知识体系总览

下面这张图，是我梳理的本章知识结构。你可以把它当作一个思维导图来看：

这张图把四个核心知识点串起来了。你仔细看，它们其实是环环相扣的：采样定理告诉你最低要求，采样频率选择是工程权衡，抗混叠滤波器是保障，ADC量化误差是精度限制。任何一个环节出问题，整个采样链路都会受影响。

好了，这一章的内容就到这里。采样是电机控制的基础，打好这个基础，后面的滤波方案才能发挥真正的作用。