第一章：开发环境搭建——工欲善其事，必先利其器
做多核RISC-V设计，第一关就是搭环境。说实话，我见过太多人卡在这一步——工具链装不上、仿真跑不起来、版本管理一塌糊涂。今天咱们就把这些坑一个个填平。
本章核心脉络：FPGA开发工具 → RISC-V交叉编译链 → 仿真验证环境 → 版本控制体系
1.1 Vivado / Quartus 安装配置
FPGA开发工具，说白了就是两大阵营：Xilinx的Vivado和Intel的Quartus。我个人习惯用Vivado多一些，毕竟RISC-V生态里Xilinx的IP核支持更全。但Quartus也有它的优势，尤其是做低成本方案时。
Vivado安装要点：
- 版本选择：别追新！我建议用2022.2或2023.1这种稳定版。2024版我试过，有些第三方IP还没适配。
- 磁盘空间：至少留80GB。嗯，你没看错，Vivado全装完要60GB+。我吃过这个亏，装到一半磁盘满了，尴尬。
- License配置：如果是学生或个人学习，用WebPACK版就够了。企业用户记得申请Node-Locked License。
小技巧：安装时只勾选你需要的器件系列。比如做RISC-V软核，选Artix-7或Kintex-7就行，别全选——能省30GB空间。
Quartus安装注意事项：
- Quartus Prime Lite版免费，功能足够教学使用
- 记得装ModelSim Intel FPGA Starter Edition——它和Quartus深度集成
- 我遇到过一个问题：Windows下路径不能有中文，否则编译报错。折腾了两小时才发现。
1.2 RISC-V工具链（GCC）安装
RISC-V工具链，核心就是GCC交叉编译器。你要在PC上写C代码，然后编译成RISC-V的机器码。说白了，就是让x86的电脑生成RV32或RV64的二进制文件。
两种安装方式：
| 方式 | 优点 | 缺点 | 推荐场景 |
|---|---|---|---|
| 预编译包 | 即装即用，省时间 | 版本固定，不能定制 | 初学者、快速验证 |
| 源码编译 | 可定制扩展指令集 | 编译耗时（约1-2小时） | 需要自定义指令时 |
我个人推荐初学者用预编译包。去SiFive官网下载riscv64-unknown-elf-gcc，解压就能用。我曾经花了一整天从源码编译，结果发现默认配置就够了——白忙活。
验证安装是否成功：
riscv64-unknown-elf-gcc --version
# 输出类似：riscv64-unknown-elf-gcc (GCC) 12.2.0
# 写个简单测试
echo 'int main(){ return 0; }' > test.c
riscv64-unknown-elf-gcc -march=rv32im -o test test.c
file test
# 输出应包含：ELF 32-bit LSB executable, UCB RISC-V注意：如果你做多核设计，记得编译时加 -march=rv32imafd 或 rv64imafd。多核通常需要原子指令（A扩展）和浮点（F/D扩展）。我刚开始做双核时忘了加A扩展，结果锁变量死活不生效——查了两天。
1.3 仿真工具配置（ModelSim / VCS）
仿真，是FPGA开发的命根子。你想想看，没有仿真就直接烧片？那跟闭眼开车没区别。
ModelSim配置：
- 我习惯用ModelSim SE版，功能最全
- 设置环境变量：
MODELSIM_HOME指向安装目录 - 编译库：
vlib work然后vmap work work - 记得把modelsim.exe所在目录加到PATH里
VCS配置（Linux环境）：
- VCS是Synopsys家的，主要用于ASIC验证，但FPGA也能用
- 需要设置
VCS_HOME和SYNOPSYS_HOME - License用SNPSLMD_LICENSE_FILE指定
- 我建议初学者先用ModelSim，VCS的学习曲线陡一些
避坑指南：我曾经在Ubuntu 22.04上装ModelSim 2020.3，结果缺libpng12库。解决方案是手动下载libpng12.so.0放到/usr/lib/x86_64-linux-gnu/。这种问题网上搜不到，得自己看ldd输出。
1.4 版本管理（Git）基础
Git，说实话，我见过太多工程师不用版本管理。结果呢？代码改坏了回不去，只能重写。多核RISC-V项目动辄几十个模块，没有Git简直是自虐。
Git基础配置：
# 第一次使用必须配置
git config --global user.name "你的名字"
git config --global user.email "你的邮箱"
# 推荐配置
git config --global core.autocrlf input # 防止换行符问题
git config --global alias.st status # 偷懒用 git st
git config --global alias.ci commit # 偷懒用 git ci多核项目推荐的分支策略：
- main：稳定版本，只能通过PR合并
- dev：日常开发分支
- feature/xxx：每个核单独一个特性分支
- fix/xxx：bug修复分支
我个人习惯在每次综合前都commit一次。为什么？因为Vivado有时候会崩溃，没commit的话，改了一天的代码就没了。别问我怎么知道的。
.gitignore 示例（FPGA项目专用）：
# Vivado生成文件
*.jou
*.log
*.str
*.xpr
*.cache/
*.hw/
*.sim/
# Quartus生成文件
*.qws
*.db/
*.rpt
*.summary
# 仿真文件
*.vcd
*.wlf
*.vstf
# 编译中间文件
*.o
*.elf
*.hex重要提醒：千万别把Vivado的.xpr文件直接commit！它包含绝对路径，换台电脑就废了。我建议只commit .tcl脚本和源码，用脚本重建项目。这个习惯能救你的命。
好了，环境搭完，咱们就可以开始真正的RISC-V多核设计了。记住：环境搭得好，调试少烦恼。花一天时间把环境搞利索，后面能省一周的时间。