1. 时序约束基础：什么是时序约束？为什么RISC-V需要时序约束？Vivado时序约束的基本流程
大家好，我是你们的讲师。今天咱们来聊聊时序约束——这个听起来有点枯燥、但实际做RISC-V设计时绕不开的话题。
说实话，我刚开始做FPGA那会儿，也觉得时序约束就是个形式。随便写几个周期约束，能综合过就行。直到有一次，我做一个RISC-V的五级流水线核心，综合报告全是绿的，结果上板跑程序，跑着跑着就挂了。查了三天，最后发现是某条路径的建立时间违例了。嗯，从那以后，我再也不敢小看时序约束了。
1.1 什么是时序约束？
时序约束，说白了就是告诉工具：你的设计要在多快的时钟下工作，哪些信号什么时候到，哪些路径需要特别照顾。
你想想看，FPGA里的逻辑门和连线都有延迟。信号从寄存器A传到寄存器B，需要时间。如果这个时间太长，超过了时钟周期，那下一个时钟沿来的时候，数据还没稳定，寄存器采到的就是错误的值。这就是建立时间违例。
时序约束就是给工具一个“目标”。工具根据这个目标去优化布局布线，尽量满足你的要求。没有约束，工具就不知道往哪个方向使劲。
核心概念：时序约束 = 给工具设定性能目标 + 指定输入输出延迟 + 声明异步路径
我个人习惯把时序约束分成三类：
- 时钟约束：定义时钟周期、占空比、抖动等。这是最基础的，没有时钟约束，其他都免谈。
- 输入/输出延迟约束：告诉工具芯片外部信号的到达时间和要求。比如ADC的数据什么时候到，DAC需要数据什么时候准备好。
- 例外约束：声明哪些路径不需要分析，或者需要特殊处理。比如跨时钟域的同步器路径、异步复位路径等。
1.2 为什么RISC-V需要时序约束？
RISC-V核心，尤其是高性能的实现，对时序要求非常苛刻。为什么？
第一，流水线深度。 RISC-V通常采用多级流水线，比如经典的五级流水线（取指、译码、执行、访存、写回）。每一级之间都有寄存器，数据要在一个时钟周期内完成从上一级到下一级的传输和计算。如果某级路径太长，整个流水线就卡住了。
我在项目中遇到过，RISC-V的ALU路径特别容易成为关键路径。尤其是乘法器、除法器，组合逻辑很深。如果不加时序约束，工具可能把乘法器放得乱七八糟，导致路径延迟超标。
第二，频率竞争。 现在做RISC-V，大家都想跑高频。100MHz、200MHz甚至更高。没有时序约束，工具默认给你优化到它能达到的最好水平，但未必是你想要的。你给它一个200MHz的目标，它才会拼命往那个方向努力。
第三，接口时序。 RISC-V核心要和总线、内存、外设交互。这些接口都有严格的时序要求。比如AHB总线的建立时间、保持时间。不加约束，接口可能无法正常工作。
注意：我曾经见过一个团队，RISC-V核心功能仿真全过，上板就是跑不起来。最后发现是时钟约束没写对，工具以为时钟是100MHz，实际板子上是150MHz。所有路径都违例了。所以，时钟约束一定要和实际硬件一致。
1.3 Vivado时序约束的基本流程
Vivado的时序约束流程，我总结为四步。每一步都有坑，咱们一个一个说。
- 创建时钟约束：用
create_clock命令定义主时钟。这是第一步，也是最重要的一步。 - 定义生成时钟：如果用了PLL或MMCM，用
create_generated_clock定义派生时钟。 - 设置输入/输出延迟：用
set_input_delay和set_output_delay约束接口时序。 - 添加例外约束：用
set_false_path、set_multicycle_path等处理特殊路径。
下面是一个典型的RISC-V核心时钟约束示例：
# 定义主时钟，100MHz
create_clock -name clk -period 10.000 [get_ports clk]
# 定义复位信号为异步
set_false_path -from [get_ports rst_n]
# 定义输入延迟，假设数据在时钟沿后2ns到达
set_input_delay -clock clk -max 2.000 [get_ports data_in]
# 定义输出延迟，假设外部器件需要数据在时钟沿前3ns稳定
set_output_delay -clock clk -max 3.000 [get_ports data_out]嗯，这里要注意：set_input_delay和set_output_delay的值怎么算？这需要看外部器件的datasheet。我一般会留一点余量，比如算出来是1.8ns，我写2.0ns。这样即使板子有偏差，也能扛得住。
1.4 时序约束的“避坑”指南
做时序约束，有几个常见的坑。我踩过，你们就别再踩了。
- 坑一：忘了约束生成时钟。 用了PLL，但只约束了输入时钟。Vivado会自动推断生成时钟，但推断的不一定对。最好手动写清楚。
- 坑二：异步路径没设false_path。 跨时钟域的同步器路径，如果不设false_path，工具会拼命优化，浪费资源，还可能报一堆违例。
- 坑三：输入输出延迟设得太紧。 设得太紧，工具可能无法收敛。设得太松，实际性能又达不到。需要平衡。
小技巧：我习惯在综合后先跑一次时序分析，看看哪些路径是关键的。然后针对性地加约束。不要一开始就把所有约束都写满，容易把自己绕进去。
1.5 本章知识体系
下面这张图，是我画的时序约束知识体系。你可以把它当作一个“地图”，后面每讲一个知识点，都能在这张图上找到位置。
这张图把时序约束分成了三大块：时钟约束、IO约束、例外约束。最终都指向RISC-V核心的时序优化。后面几章，我们会逐一深入每个分支。
好了，第一章就到这里。记住一句话：时序约束不是摆设，它是你和工具沟通的语言。写好了，工具帮你把设计优化到极致。写不好，工具就瞎忙活，最后出来的结果可能还不如不写。
下一章，咱们聊聊时钟约束的具体写法，以及RISC-V里那些“坑爹”的时钟域。