3、输入延迟约束：set_input_delay命令、输入路径的时序模型、max与min延迟设置

大家好，我是你们的FPGA讲师。今天我们来聊聊输入延迟约束。

说实话，很多新手工程师觉得时序约束里最头疼的就是输入输出延迟。为什么？因为看不见摸不着。你想想看，芯片外面的信号怎么走，走多快，完全取决于PCB和外部器件的特性。但Vivado又必须知道这些信息，才能算准内部时序。

所以，set_input_delay 这个命令，说白了就是告诉工具：喂，数据从芯片引脚进来，到我内部第一个寄存器，路上已经花了多少时间？

3.1 输入路径的时序模型

我们先画一张图，把输入路径的时序模型搞清楚。

这张图我画得比较直观。你看，数据从外部器件发出，经过PCB走线，到达FPGA引脚，再经过输入缓冲和内部走线，最终到达内部寄存器的D端。整个路径上的延迟，就是我们需要约束的输入延迟。

3.2 set_input_delay 命令详解

命令格式其实不复杂。我直接给个典型用法：

# 语法
set_input_delay -clock [get_clocks clk_name] -max delay_value [get_ports port_name]
set_input_delay -clock [get_clocks clk_name] -min delay_value [get_ports port_name]

# 实际例子
set_input_delay -clock [get_clocks sys_clk] -max 5.0 [get_ports data_in]
set_input_delay -clock [get_clocks sys_clk] -min 1.5 [get_ports data_in]

这里有几个关键参数，我一个个说：

• -clock：指定参考时钟。注意，这个时钟是FPGA内部的时钟，不是外部器件的时钟。但通常它们同源。
• -max：最大延迟。对应建立时间分析（setup check）。说白了就是数据最晚什么时候到。
• -min：最小延迟。对应保持时间分析（hold check）。数据最早什么时候到。
• [get_ports]：指定输入端口。可以是单个端口，也可以用通配符。

3.3 max与min延迟设置

为什么要分max和min？这个问题我经常被问到。

其实道理很简单。外部器件输出的数据，不是固定不变的时间点。它有一个窗口——数据有效窗口。数据可能在窗口的起始处就有效，也可能在窗口的末尾才有效。这就是min和max的由来。

参数	对应分析	物理含义	典型值关系
-max	建立时间 (setup)	数据最晚到达时间	通常较大，如5.0ns
-min	保持时间 (hold)	数据最早到达时间	通常较小，如1.5ns

举个例子。假设外部器件的数据手册上写着：

• 时钟上升沿之后，数据最早1.5ns有效
• 时钟上升沿之后，数据最晚5.0ns有效

那么，min就是1.5ns，max就是5.0ns。注意，这里的参考点是时钟沿。数据在时钟沿之后才到达，所以延迟是正值。

3.4 实战中的常见场景

我总结了几种常见的外部器件类型，对应的输入延迟设置方法：

1. 源同步接口（如SDRAM、SPI）：数据和时钟一起从外部器件发出。这时需要同时约束数据和时钟的关系。通常用 -clock 指定随路时钟。
2. 系统同步接口（如普通GPIO）：数据由系统时钟驱动。这时参考时钟就是FPGA内部的系统时钟。
3. 异步输入：没有时钟关系。这种情况我建议先做同步处理，再约束。直接约束异步输入意义不大。

# 源同步接口示例（DDR3读数据）
set_input_delay -clock [get_clocks ddr_clk] -max 2.5 [get_ports dq[*]]
set_input_delay -clock [get_clocks ddr_clk] -min 0.8 [get_ports dq[*]]
# 注意：这里ddr_clk是随路时钟，需要先create_generated_clock

3.5 避坑指南

做输入延迟约束，有几个地方特别容易出错：

• 时钟沿问题：默认是上升沿。如果是下降沿采样，要加 -clock_fall 选项。
• 加不加-add_delay：如果同一个端口被多个时钟约束，需要加 -add_delay。否则后面的约束会覆盖前面的。
• 负延迟：有些场景下数据在时钟沿之前就到达了，这时延迟可以是负值。比如 -min -0.5。别觉得奇怪，确实存在。

好了，关于输入延迟约束的核心内容就这些。记住一句话：set_input_delay 是连接芯片内外时序的桥梁。桥搭好了，时序分析才能准。桥搭歪了，后面所有优化都是白费功夫。

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