时钟约束入门：从create_clock到虚拟时钟

各位同学，咱们今天聊聊时钟约束。说实话，这是整个时序约束里最基础、也最关键的一环。我刚开始做FPGA那会儿，总觉得时钟约束就是随便写个周期完事——结果呢？时序跑不过，查了半天才发现是时钟没约束对。嗯，咱们今天就把这块彻底讲透。

一、create_clock命令详解

先看最基本的语法。在Vivado里，约束时钟用的是create_clock命令。它的完整格式是这样的：

create_clock -name <时钟名> -period <周期> [ -waveform <上升沿 下降沿> ] [ -add ] [ <目标端口/引脚> ]

我来拆开讲。

-name：给时钟起个名字。我个人习惯用clk_xxx这种格式，比如clk_sys、clk_ddr。名字别太长，但要有辨识度。

-period：时钟周期，单位是ns。比如100MHz的时钟，周期就是10ns。这里要注意，Vivado里周期必须是正数，而且不能写0。

-waveform：定义上升沿和下降沿的位置。默认是50%占空比，也就是上升沿在0ns，下降沿在周期的一半。如果你不写-waveform，Vivado就按50%占空比处理。

-add：这个参数挺有意思。如果你对同一个端口定义了多个时钟，必须加上-add，否则后面的会覆盖前面的。我在项目中遇到过有人忘了加-add，结果两个时钟只剩一个，查了半天才找到原因。

目标端口/引脚：时钟从哪进来？可以是顶层端口，也可以是内部网络的引脚。如果不指定，Vivado会创建一个虚拟时钟（这个后面细说）。

来看个实际例子：

# 约束一个100MHz的时钟，50%占空比
create_clock -name clk_sys -period 10.000 [get_ports clk_in]

# 约束一个50MHz的时钟，60%占空比
create_clock -name clk_50m -period 20.000 -waveform {0 12} [get_ports clk_50m_in]

第二个例子，周期20ns，上升沿在0ns，下降沿在12ns。算一下：高电平12ns，低电平8ns，占空比就是60%。

二、时钟周期与占空比设置

占空比这个东西，很多人觉得不重要。其实不然。

你想想看，如果时钟是50%占空比，那上升沿和下降沿之间的时间是对称的。但有些IP核要求特定的占空比，比如DDR接口，它需要时钟的占空比接近50%，否则数据采样会出问题。

我曾经在一个项目中，用了一个PLL输出时钟，默认占空比是50%。但那个PLL的输出经过了一个时钟缓冲器，占空比被扭曲到了45%。结果DDR控制器死活跑不稳。后来我手动约束了占空比，才把问题定位到缓冲器上。

占空比的设置很简单，就是-waveform参数里的两个值。第一个是上升沿时间，第二个是下降沿时间。注意：这两个值都是相对于0ns的绝对时间，不是相对值。

占空比	周期(ns)	-waveform参数
50%	10	{0 5}
60%	10	{0 6}
40%	10	{0 4}
75%	20	{0 15}

三、虚拟时钟的概念

虚拟时钟，说白了就是“不存在于设计中的时钟”。它没有物理端口，也没有内部网络节点。那为什么要定义它？

我举个例子你就明白了。

假设你的FPGA要和一个外部芯片通信。外部芯片有自己的时钟，比如100MHz。这个时钟没有连到你的FPGA上，但你的FPGA需要知道外部芯片的时钟频率，才能正确约束跨芯片的路径。

这时候，虚拟时钟就派上用场了。

# 定义一个虚拟时钟，代表外部芯片的时钟
create_clock -name clk_ext -period 10.000

注意看，这个命令没有指定目标端口。Vivado就知道这是个虚拟时钟。

虚拟时钟的典型应用场景：

• IO接口约束：比如DDR接口、以太网接口，外部芯片有自己的时钟域
• 跨时钟域分析：两个异步时钟域之间，需要虚拟时钟来定义关系
• set_input_delay/set_output_delay：这些约束经常需要引用虚拟时钟

四、知识体系总览

咱们把今天的内容串起来。下面这张图展示了时钟约束的核心逻辑：

从这张图可以看出，时钟约束的核心就是create_clock。你只要掌握了它的参数含义、两种类型（物理和虚拟）、以及占空比的设置方法，后面那些复杂的约束（比如set_input_delay、set_output_delay）就都好理解了。

好了，今天的内容就到这。时钟约束是时序分析的基石，你把它搞扎实了，后面的路就好走了。

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