时钟约束入门：create_clock命令详解、时钟周期与占空比、时钟组

各位同学，咱们今天聊聊时钟约束。这是时序分析里最基础、也最关键的一环。我刚开始做FPGA设计那会儿，总觉得时钟约束就是随便写个周期完事。直到有一次，板子跑起来死活不稳定，查了三天才发现是时钟约束写错了。嗯，从那以后，我再也不敢小看这个create_clock命令了。

一、create_clock 命令详解

说白了，create_clock就是告诉工具：你听好了，我这个时钟长什么样。它定义了一个时钟信号的周期、占空比、以及从哪个端口或节点进来。

基本语法长这样：

create_clock -name <时钟名> -period <周期> [-waveform <上升沿 下降沿>] [<源对象>]

我来拆开讲讲每个参数。

• -name：给时钟起个名字。我个人习惯用clk_xxx的格式，比如clk_sys、clk_ddr。这样一看就知道是干什么用的。
• -period：时钟周期，单位是ns。比如100MHz的时钟，周期就是10ns。
• -waveform：定义上升沿和下降沿的位置。不写的话，默认占空比50%，上升沿在0ns，下降沿在周期的一半。
• 源对象：时钟从哪个端口或引脚进来。可以是[get_ports clk_in]，也可以是[get_pins ...]。

举个例子：

# 定义一个100MHz的时钟，从clk_in端口进来
create_clock -name sys_clk -period 10.0 [get_ports clk_in]

# 定义一个50MHz的时钟，占空比60%，上升沿在0ns，下降沿在12ns
create_clock -name custom_clk -period 20.0 -waveform {0 12} [get_ports clk_in]

二、时钟周期与占空比

时钟周期，就是时钟信号重复一次的时间。比如10ns的周期，对应100MHz的频率。这个很好理解。

占空比呢？就是高电平时间占整个周期的比例。默认是50%，也就是高电平一半、低电平一半。

但实际项目中，不是所有时钟都是50%占空比的。比如DDR接口的时钟，有时候需要特定的占空比来满足建立时间和保持时间的要求。

我记得有一次做DDR3控制器，板子上的时钟芯片输出的是60%占空比的时钟。我当时没在意，直接用默认的50%去约束。结果时序分析怎么都过不了，最后发现是占空比写错了。改过来之后，一切正常。

所以，占空比一定要和实际硬件一致。怎么确认？看芯片手册，或者用示波器量一下。

波形参数的定义方式是这样的：

# 占空比50%，周期10ns
-waveform {0 5}

# 占空比60%，周期10ns（高电平6ns，低电平4ns）
-waveform {0 6}

这里有个细节：-waveform里第一个值是上升沿时间，第二个值是下降沿时间。单位都是ns。工具会根据这两个值自动算出占空比。

三、时钟组（Clock Groups）

一个复杂的FPGA设计里，往往有多个时钟。比如系统时钟、DDR时钟、以太网时钟、USB时钟等等。这些时钟之间，有些是同步的，有些是异步的。

对于异步时钟域之间的路径，工具默认会做跨时钟域分析。但这样做往往会产生大量假路径（false path），导致分析结果不准确，甚至让工具跑得很慢。

这时候就需要时钟组了。用set_clock_groups命令，告诉工具：这些时钟之间不需要分析。

基本语法：

set_clock_groups -asynchronous -group {clk1 clk2} -group {clk3 clk4}

意思是：clk1和clk2是一组，clk3和clk4是另一组。两组之间是异步的，不需要做时序分析。

举个例子：

# 系统时钟和DDR时钟是异步的
set_clock_groups -asynchronous \
  -group {sys_clk} \
  -group {ddr_clk}

我个人的经验是：能分组的尽量分组。但要注意，分组的前提是这些时钟确实没有同步关系。如果你把有同步关系的时钟分成了异步组，那工具就不会去检查它们之间的路径，万一有逻辑错误，你就发现不了了。

我曾经犯过这个错。一个设计里，两个时钟其实是通过一个FIFO同步的，但我把它们分成了异步组。结果工具没报任何时序问题，板子跑起来却偶尔出错。查了好久才发现是时钟分组搞错了。

四、知识体系总览

为了让你更直观地理解这一章的内容，我画了一张图：

这张图把这一章的核心内容串起来了。你想想看，时钟约束其实就三件事：定义时钟、说清楚周期和占空比、处理好时钟之间的关系。把这三点做好了，时序分析就成功了一半。

好了，这一章就到这里。时钟约束是时序分析的地基，地基打不牢，后面盖什么楼都白搭。下一章咱们聊聊输入延迟和输出延迟，那是另一个容易踩坑的地方。

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