第三节 漂移区设计（耐压层）：NPT与PT理论的实战应用
各位同学，今天我们来聊聊SiC肖特基二极管设计中最核心的一环——漂移区设计。说白了，就是怎么设计那个承受电压的“厚层”。我做了十几年功率器件，每次流片前最揪心的就是这块参数。漂移区厚度和掺杂浓度没算好，后面全是白费功夫。
一、非穿通（NPT）与穿通（PT）理论：两种设计哲学
先讲清楚两个概念。非穿通（NPT）和穿通（PT），其实是两种不同的耐压层设计思路。你想想看，一个二极管反向偏置时，耗尽层会从PN结向漂移区扩展。如果耗尽层还没碰到衬底就停下了，这叫非穿通。如果耗尽层一直扩展到衬底边界，那就是穿通。
我个人习惯把NPT叫做“厚而轻”，PT叫做“薄而重”。什么意思？
- NPT结构：漂移区厚度大，掺杂浓度低。耗尽层在漂移区内就停住了，电场呈三角形分布。
- PT结构：漂移区厚度小，掺杂浓度高。耗尽层扩展到衬底，电场呈梯形分布。
我在项目中遇到过不少新手，一上来就选NPT，觉得厚一点更安全。结果呢？正向压降大得离谱，热损耗根本扛不住。嗯，这里要注意，没有绝对的好坏，只有合不合适。
二、击穿电压与电阻率的关系：核心公式
击穿电压和漂移区电阻率的关系，说白了就是一对“冤家”。你想提高耐压，就得增加厚度或降低掺杂，但电阻率就上去了。反过来，想降低导通电阻，就得提高掺杂，耐压又下来了。
对于SiC材料，这个关系可以用一个经验公式来估算：
V_B = (ε_s * E_c²) / (2 * q * N_D)其中：
- V_B：击穿电压
- ε_s：SiC的介电常数（约9.7ε₀）
- E_c：临界击穿电场（SiC约2.5-3.0 MV/cm）
- q：电子电荷
- N_D：漂移区掺杂浓度
这个公式告诉我们一个关键点：击穿电压和掺杂浓度成反比。掺杂越低，耐压越高。但代价是什么？电阻率上去了。
三、漂移区厚度计算：NPT vs PT
好，我们来看具体怎么算厚度。这里我给大家两个公式，都是我自己反复验证过的。
NPT结构厚度计算
对于NPT结构，漂移区厚度W_d必须大于最大耗尽层宽度W_max：
W_d > W_max = sqrt(2 * ε_s * V_B / (q * N_D))实际设计中，我一般留20%-30%的余量。为什么？因为工艺波动。我曾经吃过这个亏，设计时算得刚刚好，结果流片回来一批管子耐压全偏低。后来查出来是外延层厚度偏薄了5%。从那以后，我设计NPT结构时都会加一个安全系数。
PT结构厚度计算
PT结构就不同了。漂移区厚度可以小于最大耗尽层宽度，因为电场会延伸到衬底：
W_d < W_max但要注意，PT结构的电场分布是梯形的。击穿电压可以近似表示为：
V_B = E_c * W_d - (q * N_D * W_d²) / (2 * ε_s)这个公式看着复杂，其实物理意义很清晰：电场从峰值E_c线性下降到某个值，积分面积就是击穿电压。
四、掺杂浓度选择：一个实战案例
我给大家看一个实际的设计案例。假设我们要设计一个1200V的SiC肖特基二极管：
| 参数 | NPT方案 | PT方案 |
|---|---|---|
| 目标击穿电压 | 1200V | 1200V |
| 掺杂浓度N_D | 1.0×10¹⁵ cm⁻³ | 3.0×10¹⁵ cm⁻³ |
| 漂移区厚度 | 12 μm | 6 μm |
| 比导通电阻 | 约3.5 mΩ·cm² | 约1.8 mΩ·cm² |
| 工艺难度 | 较低 | 较高 |
看到没？PT方案用了一半的厚度，导通电阻却降了一半。这就是为什么高压器件越来越倾向于PT结构的原因。
核心要点：NPT结构厚而轻，工艺宽容度高；PT结构薄而重，性能更优但工艺控制要求更高。选择哪种，取决于你的应用场景和工艺能力。
五、电阻率与击穿电压的权衡
电阻率ρ和掺杂浓度N_D的关系很简单：
ρ = 1 / (q * μ_n * N_D)其中μ_n是电子迁移率。对于4H-SiC，电子迁移率大约在800-1000 cm²/V·s之间。
把电阻率和击穿电压联系起来，就得到了一个重要的设计曲线。我习惯用这个公式来快速估算：
R_on,sp ≈ (4 * V_B²) / (ε_s * μ_n * E_c³)这个公式是理想情况下的极限值。实际设计中，由于各种非理想因素，比导通电阻会比这个值高2-3倍。
实战技巧：我建议大家在设计初期，先用这个公式算一个理论下限。然后根据你的工艺水平，乘以一个经验系数。比如4H-SiC的1200V器件，理论下限约0.5 mΩ·cm²，实际能做到1.5-2.5 mΩ·cm²就算不错了。
六、避坑指南：我踩过的几个坑
做SiC肖特基二极管设计这些年，我踩过不少坑。分享几个典型的：
- 温度效应被忽略：我曾经设计一个器件，室温下耐压1200V没问题，结果到150°C时掉到了900V。后来才发现，SiC的临界击穿电场随温度升高而下降，这个效应在高温下很明显。
- 边缘终端没算进去：漂移区设计只考虑了体击穿，但实际器件的击穿往往发生在边缘。我建议漂移区厚度至少留30%的余量给边缘终端。
- 外延层厚度波动：SiC外延生长不像硅那么成熟，厚度波动可能达到±10%。设计时一定要考虑这个工艺容差。
重要提醒：千万不要为了追求低导通电阻而把漂移区厚度压得太极限。我曾经见过一个案例，设计余量只留了5%，结果量产良率不到30%。记住，功率器件的第一要务是可靠性。
七、知识体系总览
为了让大家更直观地理解漂移区设计的核心逻辑，我画了一张流程图：
这张图把整个设计流程串起来了。从确定目标击穿电压开始，选择结构类型，然后计算掺杂浓度和厚度，最后输出关键参数。每一步都有对应的公式和约束条件。
八、总结
漂移区设计，说白了就是在击穿电压和导通电阻之间找平衡。NPT结构厚而轻，适合对工艺宽容度要求高的场景。PT结构薄而重，适合追求高性能的应用。
我个人建议，如果你是第一次做SiC肖特基二极管，先从NPT结构入手。等工艺成熟了，再尝试PT结构。毕竟，能稳定量产的设计才是好设计。
最后提醒一句：设计文档一定要写清楚你的设计余量和假设条件。我见过太多因为设计文档不清晰，导致后续工艺调试时反复折腾的案例。