3. 像素级低噪声技术：钉扎光电二极管（PPD）原理与设计，传输门优化，像素内源极跟随器噪声优化

各位同学，今天我们来聊聊像素级低噪声设计的几个核心模块。说实话，这部分内容是我在流片过程中踩坑最多的区域之一。你想想看，一个像素里就那么几个晶体管，但噪声来源却一点都不少。咱们一个一个来拆解。

3.1 钉扎光电二极管（PPD）原理与设计

先说说PPD。为什么叫“钉扎”？说白了，就是在光电二极管表面附近，通过离子注入形成一个钉扎层（p+层），把表面电势给“钉”在一个固定电位上。这样做的好处是什么？我直接告诉你答案：彻底消除表面复合产生的暗电流。

我在早期的一个项目中，曾经用过普通的光电二极管（没有钉扎层）。结果呢？暗电流大得离谱，尤其是在高温下，图像上全是白点。后来换成PPD，暗电流直接降了两个数量级。嗯，这个教训我记得很清楚。

设计PPD时，有几个关键参数你要注意：

• 钉扎层浓度：一般在1e17 ~ 1e18 cm⁻³之间。太低了钉不住，太高了影响光电转换效率。
• N型埋层深度：决定了耗尽区的宽度。我建议控制在0.3~0.5μm，太浅了容易漏电。
• 转移栅（TG）与PPD的重叠区域：这个重叠长度很关键。我习惯留0.1~0.2μm，太小了电荷转移不干净，太大了又引入额外电容。

为什么会这样？因为PPD的电荷转移过程本质上是一个“势垒降低”的过程。当TG打开时，PPD下方的势垒被拉低，电子才能顺利流向浮置扩散区（FD）。如果重叠区域不够，势垒降不下去，电荷就卡在那里——这就是图像拖影的根源。

3.2 传输门优化：时钟馈通与电荷注入

接下来是传输门（TG）的优化。这部分我敢说，很多工程师容易忽略。你想想看，TG开关的时候，栅极电压的变化会通过寄生电容耦合到FD节点上——这就是时钟馈通（clock feedthrough）。

时钟馈通的影响有多大？我举个例子：假设TG的栅-漏寄生电容是0.5fF，FD节点的总电容是5fF，TG的时钟摆幅是3.3V。那么馈通电压就是：

ΔV = (Cgd / Ctotal) × ΔVgate
    = (0.5fF / 5fF) × 3.3V
    = 0.33V

0.33V的跳变！这个电压会直接叠加在FD节点的复位电平上，导致读出信号出现偏移。更麻烦的是，这个偏移量还会随着工艺波动而变化——你想想看，这会给固定模式噪声（FPN）带来多大麻烦。

再说说电荷注入（charge injection）。当TG关断时，沟道里的电荷会有一部分注入到FD节点。这个量有多大？我算给你看：

Qinj = 0.5 × Cox × W × L × (Vgs - Vth)

假设W=0.5μm，L=0.35μm，Cox=4fF/μm²，Vgs-Vth=1V，那么Qinj≈0.35fC。这个电荷量换算成电压，在5fF的FD电容上大约是70mV。嗯，这个量级已经不能忽视了。

3.3 像素内源极跟随器噪声优化

最后聊聊源极跟随器（SF）。SF是像素内的第一级放大器，它的噪声会直接贡献到整个读出链路的噪声预算中。说白了，SF的噪声就是“源头噪声”，后面再怎么滤波也去不掉。

SF的主要噪声来源有两个：

• 热噪声：由沟道电阻产生，与温度成正比。
• 1/f噪声：由栅氧化层界面陷阱产生，与频率成反比。

我习惯用这个公式来估算SF的输入参考噪声：

Vn² = (4kTγ/gm) + (Kf / (Cox × W × L × f))

其中γ是沟道噪声系数，对于长沟道器件大约是2/3。gm是跨导，Kf是1/f噪声系数。

怎么优化？我给你三个方向：

1. 增大SF的W/L：增大宽长比可以提升gm，从而降低热噪声。但要注意，W/L太大会增加像素面积。我一般控制在10~20之间。
2. 使用PMOS代替NMOS：PMOS的1/f噪声通常比NMOS低一个数量级。为什么？因为PMOS的载流子是空穴，它们被界面陷阱捕获的概率更低。我在一个低噪声项目中试过，效果非常明显。
3. 偏置电流优化：SF的偏置电流越大，gm越大，热噪声越低。但电流大了功耗也大。我建议在系统层面做一个折中——比如在低光照场景下提高偏置电流，在高光照场景下降低。

好了，这一章的内容就到这里。像素级低噪声设计，说白了就是跟每一个寄生效应较劲。PPD解决的是暗电流，TG解决的是馈通和注入，SF解决的是热噪声和1/f噪声。每一个环节都不能掉链子。