4. 列级读出电路噪声分析
各位同学，今天我们来聊聊列级读出电路。这部分内容，说实在的，是CMOS图像传感器低噪声设计的核心战场。我做了这么多年传感器设计，每次流片回来最紧张的就是看读出噪声——那个数字直接决定了你的芯片是“能看”还是“能用”。
4.1 列级放大器（CSA）架构
先说说列级放大器，我们通常叫它CSA。为什么需要它？你想想看，像素输出的信号那么微弱，如果不经过放大就直接采样，信噪比根本没法看。
CSA的基本结构其实不复杂：一个运算放大器，加上反馈电容和复位开关。我习惯把它理解成一个“电荷搬运工”——把像素送来的电荷包，转换成电压信号。
核心要点：CSA的增益由反馈电容CF决定，增益 = 1/CF。这个电容值选多大，直接决定了你的噪声和动态范围。
我在项目中遇到过一个问题：为了追求高增益，把CF选得很小，结果发现输出摆幅受限，大信号直接饱和了。后来我总结了一个经验——
- 低噪声应用：CF选0.5pF~1pF，增益高，但要注意动态范围
- 高动态范围：CF选2pF~5pF，牺牲一点噪声，换回更大的信号范围
- 平衡设计：我个人习惯先算一下最大信号电荷量，再反推CF
CSA的带宽也很关键。带宽不够，信号建立时间太长，帧率上不去；带宽太大，噪声又进来了。嗯，这里要注意——CSA的带宽通常设计为像素读出速率的3~5倍，这样既能保证建立精度，又不至于引入过多宽带噪声。
4.2 相关双采样（CDS）原理
CDS，相关双采样。这个名字听起来挺唬人，说白了就是“测两次，做减法”。
为什么需要做减法？因为像素输出信号里，除了我们想要的光电信号，还混着各种固定噪声——比如像素复位电平的波动、放大器的失调电压。这些噪声如果不消除，图像上就会出现固定的竖条纹或者亮点。
CDS的基本操作分两步：
- 第一次采样：在像素复位后，采样复位电平（Vrst）
- 第二次采样：在像素曝光后，采样信号电平（Vsig）
- 做减法：Vout = Vrst - Vsig
你看，两次采样中相同的噪声成分被减掉了，留下的就是纯净的光电信号。这个原理，我当年在学校里学的时候觉得很简单，直到真正做芯片才发现——时序设计才是CDS的灵魂。
个人经验：我曾经在第一次流片时，CDS时序没调好，结果复位采样和信号采样之间的间隔太长，低频噪声又进来了。后来我学乖了——两次采样的时间间隔要尽可能短，最好控制在几微秒以内。
4.3 CDS对KTC噪声与1/f噪声的抑制效果
CDS到底能抑制哪些噪声？我们来逐个分析。
KTC噪声
KTC噪声，也叫复位噪声，是像素复位时开关管沟道热噪声对复位电容充电产生的。它的表达式是√(kT/C)，跟温度、电容值有关。
CDS对KTC噪声的抑制效果，可以说是“完美”的。为什么？因为KTC噪声是低频噪声，在复位采样和信号采样之间基本不变。做减法时，它就被抵消掉了。
但这里有个坑——我提醒大家注意：如果两次采样之间像素有漏电，或者复位电平有漂移，那KTC噪声的抵消就不彻底了。我曾经在高温测试时发现噪声异常大，查了半天才发现是像素漏电导致的。
1/f噪声
1/f噪声，也叫闪烁噪声，是MOS管栅氧化层界面陷阱对载流子的随机俘获和释放产生的。它的特点是频率越低，噪声越大。
CDS对1/f噪声的抑制效果，取决于两次采样的时间间隔。间隔越短，抑制效果越好。我一般用这个公式来估算：
CDS对1/f噪声的抑制比 ≈ 20log(2π·f·Δt)其中Δt是两次采样的时间间隔，f是噪声频率。你看，Δt越小，抑制比越高。
| 噪声类型 | CDS抑制效果 | 注意事项 |
|---|---|---|
| KTC噪声 | 几乎完全抑制 | 注意像素漏电和复位漂移 |
| 1/f噪声 | 部分抑制（取决于时间间隔） | 间隔越短，抑制越好 |
| 白噪声 | 不抑制（甚至可能恶化） | 需要配合其他降噪技术 |
避坑指南：我曾经以为CDS能搞定所有噪声，结果发现它对宽带白噪声不仅没抑制，反而因为做了两次采样，噪声功率翻倍了。所以，CDS不是万能的，它主要针对低频噪声。
4.4 CDS时序设计
CDS时序设计，说白了就是决定什么时候采样、什么时候复位、什么时候读出。这个时序设计得好，噪声就低；设计得不好，再好的电路也白搭。
我给大家画一个典型的CDS时序图：
像素复位： ████████░░░░░░░░░░░░░░░░░░░░
复位采样： ░░░░░░░░████░░░░░░░░░░░░░░░░
曝光积分： ░░░░░░░░░░░░████████████████
信号采样： ░░░░░░░░░░░░░░░░░░░░████░░░░
读出： ░░░░░░░░░░░░░░░░░░░░░░░░████这个时序里，有几个关键参数需要仔细设计：
- 复位建立时间：复位开关关断后，需要等待一段时间让复位电平稳定，通常需要几个RC时间常数
- 采样保持时间：采样开关打开的时间，要足够长让电容充电到最终值的99%以上
- 两次采样间隔：这个我前面说了，越短越好，但也要给像素积分留够时间
我个人习惯的CDS时序设计流程是这样的：
- 先确定像素的读出速率，比如每秒10万行
- 算出每行可用的时间，比如10μs
- 分配时间：复位建立2μs，复位采样1μs，积分5μs，信号采样1μs，读出1μs
- 用仿真验证时序裕量
小技巧：我建议在复位采样和信号采样之间，插入一个“等待时间”，用来吸收像素复位电平的微小波动。这个时间不用太长，几百纳秒就够了，但效果很明显。
最后，我想强调一点：CDS时序设计不是孤立的，它要和像素驱动时序、列级ADC时序配合好。我曾经见过一个设计，CDS时序本身没问题，但和ADC的采样时钟有冲突，结果噪声大了3dB。所以，做时序设计时，一定要把整个读出链路的时序都考虑进去。
好了，这一章的内容就到这里。CDS是个好东西，但要用好它，需要你对噪声机理有深入理解，对时序设计有精细把控。希望我分享的这些经验，能帮你在实际项目中少走一些弯路。