4. PLL与时钟生成：电荷泵锁相环(CP-PLL)原理、LC-VCO与Ring-VCO对比、时钟树设计要点
各位同学，咱们今天聊聊SerDes里最核心的模块之一——PLL。说白了，没有它，高速数据根本没法传。我做了这么多年芯片，每次流片回来最紧张的就是看PLL能不能锁定。锁不住，整个芯片就废了。所以这块内容，你得吃透。
4.1 电荷泵锁相环(CP-PLL)原理
CP-PLL是目前最主流的架构。为什么？因为它简单、稳定、噪声性能好。我刚开始做PLL时用的是老式的鉴频鉴相器加RC滤波器，那叫一个痛苦。后来换成电荷泵，世界清净了。
CP-PLL的核心结构就这几块：
- PFD（鉴频鉴相器）：比较参考时钟和反馈时钟的相位差
- CP（电荷泵）：把相位差转换成电流脉冲
- LF（环路滤波器）：通常是二阶RC，滤掉高频噪声
- VCO（压控振荡器）：根据控制电压产生输出时钟
- 分频器：把VCO输出分频后反馈给PFD
嗯，这里有个关键点——电荷泵的充放电电流必须匹配。我曾经遇到过一个项目，PLL锁定后相位噪声特别差，查了三天才发现是电荷泵的上下电流差了5%。那点失配在低频时看不出来，到了高频就变成杂散，直接影响了SerDes的眼图质量。
核心公式：环路带宽 ωn = (Icp · Kvco · R) / (2π · N)
其中 Icp 是电荷泵电流，Kvco 是VCO增益，R是环路滤波器电阻，N是分频比。
你想想看，环路带宽设多大合适？设太宽，能抑制VCO噪声但滤不掉参考杂散；设太窄，锁定时间慢，而且对电荷泵噪声敏感。我个人习惯是把环路带宽设在参考频率的1/10到1/20之间。比如参考时钟是100MHz，环路带宽就取5-10MHz。
4.2 LC-VCO与Ring-VCO对比
这是PLL设计里最纠结的选择题。两种VCO各有千秋，选错了后面调优会非常痛苦。
| 参数 | LC-VCO | Ring-VCO |
|---|---|---|
| 相位噪声 | 优秀（-120dBc/Hz @1MHz） | 一般（-90~-100dBc/Hz @1MHz） |
| 调谐范围 | 窄（10-20%） | 宽（50-100%） |
| 面积 | 大（电感占地方） | 小（数字逻辑即可） |
| 功耗 | 中等 | 低 |
| 工艺迁移性 | 差（电感需要重新设计） | 好（跟着工艺走） |
我个人的经验是：做SerDes的TX/RX核心PLL，必须用LC-VCO。为什么？因为SerDes对抖动要求太苛刻了。28Gbps以上的NRZ信号，总抖动（TJ）通常要求小于0.3UI。Ring-VCO的相位噪声根本扛不住。
但Ring-VCO也不是一无是处。我在做低功耗的USB3.0 PHY时就用过Ring-VCO，因为面积小、启动快，而且对噪声要求没那么变态。说白了，看应用场景下菜碟。
避坑指南：LC-VCO的电感Q值很关键。我曾经为了省面积用了低Q值的电感，结果相位噪声差了10dB。后来老老实实画了八边形螺旋电感，Q值做到15以上，噪声才达标。记住，电感Q值每提升1，相位噪声改善约1dB。
4.3 时钟树设计要点
时钟树设计，说白了就是怎么把PLL产生的干净时钟送到各个模块。很多新手觉得这步简单，不就是走几根线嘛。大错特错！时钟树设计不好，再好的PLL也白搭。
我总结了几条铁律：
- 时钟源必须靠近负载——PLL离TX/RX越近越好，减少走线延迟和串扰
- 差分走线，等长匹配——SerDes时钟都是差分对，两条线长度差控制在5mil以内
- 屏蔽保护——时钟线两侧加GND guard trace，间距至少3倍线宽
- 避免过孔——每个过孔引入约0.5ps的抖动，能不穿层就别穿
- 终端匹配——时钟线末端加50Ω到GND，防止反射
警告：时钟树上的任何分频器或缓冲器都会引入附加抖动。我见过一个设计，为了给多个模块提供时钟，在时钟树上串了三级缓冲器，结果每级引入0.3ps的随机抖动，三级下来接近1ps，SerDes的眼图直接闭合了。所以时钟树深度越浅越好。
另外，时钟树的电源噪声隔离也很重要。PLL的供电和数字电路的供电必须分开，用独立的LDO或者LC滤波器隔离。我习惯在PLL电源引脚旁边放一个10nF+100pF的去耦电容组合，覆盖高频和低频噪声。
最后说一句，时钟树的仿真不能只看时域。一定要做频域的相位噪声分析。把PLL的相位噪声曲线和时钟树的传递函数结合起来，才能准确评估最终的抖动性能。这个我在后面的课程里会详细讲。
这张图把CP-PLL的闭环结构画清楚了。你注意看反馈路径——VCO输出经过分频器回到PFD，形成一个负反馈环路。环路滤波器里的电容电阻值决定了PLL的动态响应。我一般先用Matlab算一遍环路参数，再放到Spectre里跑瞬态仿真验证。
设计口诀：电荷泵电流大，锁定快但噪声大；环路带宽宽，抑制VCO噪声但滤不掉参考杂散。这是个trade-off，没有完美解，只有最适合你应用的解。
好了，这一章的内容就到这里。PLL和时钟树是SerDes的命脉，你花再多时间研究都不为过。下一章咱们聊聊SerDes的发送端设计——TX的预加重和去加重技术，那又是另一番天地。