第1章：版图设计环境搭建：EDA工具选择与配置

各位同学好，我是老张。在抗辐照芯片设计这行摸爬滚打了十几年，今天咱们聊聊环境搭建这件事。

说实话，很多新手一上来就急着画版图，结果工具没配好，PDK装错了版本，折腾一整天连个反相器都跑不通。我当年也吃过这个亏——记得第一次装PDK时，把工艺库路径配错了，DRC跑出来几千个错误，差点以为是自己画的有问题。后来才发现，原来是环境没搭对。

所以，咱们先把地基打牢。环境搭好了，后面才能事半功倍。

1.1 EDA工具选型：三驾马车怎么选？

抗辐照芯片设计，说白了就是普通芯片设计加上辐射加固的特殊要求。工具链上，主流还是那三大家：Cadence、Mentor（现在叫Siemens EDA）、Synopsys。

我个人习惯用Cadence Virtuoso做版图编辑，Mentor Calibre做物理验证。为什么这么搭？

• Cadence Virtuoso：版图编辑的标杆工具。界面友好，快捷键顺手，尤其是画模拟版图时，那叫一个丝滑。抗辐照芯片里很多模拟模块（比如带隙基准、LDO），用Virtuoso画起来效率很高。
• Mentor Calibre：DRC/LVS验证的王者。速度快，规则文件写得好，尤其是处理大版图时，比Virtuoso自带的验证工具稳定不少。我遇到过几次Virtuoso跑DRC跑到一半崩溃的情况，换成Calibre一次过。
• Synopsys IC Compiler / PrimeTime：数字后端和时序分析用得多。抗辐照芯片里数字逻辑不多，但如果有，还是得靠它。

你想想看，工具选对了，后面至少省一半时间。我建议新手直接上Virtuoso + Calibre组合，这是业界最成熟的搭配。

1.2 PDK安装与配置：别让工艺库坑了你

PDK（Process Design Kit）是工艺厂提供的设计套件。说白了，就是芯片设计的基础库。没有它，你连个MOS管都画不出来。

安装PDK时，有几点要注意：

1. 版本匹配：PDK版本必须和EDA工具版本匹配。比如Virtuoso 6.1.7配PDK v1.0没问题，但配v2.0可能就报错。我见过有人装错版本，结果跑LVS时死活过不了，折腾了两天才发现是PDK版本不对。
2. 路径设置：PDK安装路径不要有中文，不要有空格。这是老生常谈了，但总有人犯。我曾经帮一个同事排查问题，发现他把PDK装在了“D:\我的文档\工艺库”里，结果Virtuoso根本认不出来。
3. 环境变量：设置CDS_LOAD_ENV、MGC_CALIBRE_HOME等变量。具体怎么设，看PDK的安装文档。每家工艺厂给的文档格式不一样，但核心内容差不多。

嗯，这里要注意：安装完PDK后，一定要跑一下自带的testcase。工艺厂通常会提供几个简单的测试版图（比如反相器、环振），跑通DRC/LVS才算安装成功。

1.3 抗辐照设计规则文件（DRC/LVS）设置

抗辐照芯片的DRC/LVS规则，和普通芯片不太一样。普通芯片只关心电气规则和制造规则，但抗辐照芯片还要考虑辐射效应带来的额外约束。

举个例子：

• 单粒子效应（SEE）：要求版图中敏感节点之间的距离不能太小，否则一个高能粒子打过来，可能同时影响两个节点。DRC规则里会有一条“最小敏感节点间距”的检查。
• 总剂量效应（TID）：要求MOS管的栅氧化层厚度、场氧厚度满足抗辐射要求。这些参数在PDK里已经定义好了，但DRC规则会额外检查。
• 闩锁效应（Latch-up）：要求NMOS和PMOS之间的距离足够大，或者加保护环。DRC规则里会有“阱接触间距”、“保护环宽度”等检查项。

设置DRC/LVS规则文件时，我建议：

1. 从工艺厂拿到抗辐照专用的DRC/LVS规则文件（通常叫drc_rad.rule或lvs_rad.rule）。
2. 在Calibre中加载这些规则文件，不要用默认的普通规则。
3. 跑一遍工艺厂提供的testcase，确认规则文件能正常工作。

1.4 工艺库的加载与验证

工艺库加载，说白了就是把PDK里的器件模型、版图层次、参数信息导入到Virtuoso中。具体步骤：

1. 启动Virtuoso，在CIW（Command Interpreter Window）中执行load "path/to/pdk/init.il"。
2. 检查Library Manager中是否出现了工艺库（比如tsmc28_rad、smic55_rad等）。
3. 打开一个测试cell，看看器件是否正常显示。比如画一个NMOS，看看它的版图层次、参数设置是否正确。

验证工艺库是否加载成功，我一般做三件事：

• 画一个反相器：用PDK里的标准器件，画一个简单的反相器版图。跑DRC，看有没有错误。
• 跑LVS：把反相器的版图和原理图对比，看LVS能不能通过。
• 跑后仿：提取版图的寄生参数，做后仿真。如果后仿结果和前仿一致，说明工艺库加载没问题。

我曾经遇到过一次，工艺库加载后，画出来的MOS管栅极宽度不对。查了半天，发现是PDK的版本和Virtuoso的版本不兼容。后来换了PDK版本，问题就解决了。所以，验证这一步千万别省。

1.5 本章知识体系

下面这张图，是我自己总结的环境搭建流程。你照着这个走，基本不会出大问题。

1.6 避坑指南

最后，分享几个我踩过的坑：

• PDK版本不匹配：我曾经用Virtuoso 6.1.7配了一个PDK v2.0的库，结果跑LVS时一直报“device mismatch”。后来发现是PDK要求Virtuoso 6.1.8以上。所以，装PDK前一定要看兼容性文档。
• 环境变量没设对：有次我帮一个团队搭建环境，发现Calibre死活跑不起来。查了半天，原来是MGC_CALIBRE_HOME指向了错误的路径。改过来就好了。
• 抗辐照规则文件用错：这个最要命。有人用普通DRC规则跑抗辐照芯片，结果流片回来芯片在辐射环境下全挂了。所以，一定要确认规则文件是抗辐照专用的。

好了，环境搭建就讲到这里。你照着这个流程走一遍，基本不会出大问题。如果遇到问题，先检查PDK版本，再检查环境变量，最后检查规则文件。这三步走完，90%的问题都能解决。

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