2、电源分配网络(PDN)基础

各位工程师朋友，咱们今天聊聊PDN。说白了，电源分配网络就是给芯片供电的那一套系统。从电源模块出来，经过PCB上的走线、过孔、平面，最后到达芯片的每一个电源引脚。嗯，听起来简单，但这里面的门道可不少。

我刚开始做高速设计那会儿，总觉得只要电压对就行。结果有一次调试一块8层板，DDR3死活跑不到标称频率。折腾了两周，最后发现是PDN设计出了问题。从那以后，我再也不敢小看这个"供电系统"了。

2.1 PDN的概念

PDN，全称Power Distribution Network。它包含从电源源头到负载芯片的整个路径。你想想看，一个芯片在工作时，电流需求是动态变化的。尤其是现在这些高性能FPGA、CPU，瞬间电流可能从几百毫安跳到几十安培。

PDN要做的，就是保证在任何时刻，芯片都能得到稳定的电压。这个电压不能太高，否则芯片会烧；也不能太低，否则逻辑会出错。说白了，PDN就是一条"电压高速公路"，不能堵车，也不能有坑洼。

我个人习惯把PDN比作一个"水库系统"。VRM是上游的水库，去耦电容是沿途的蓄水池，而PCB走线就是水渠。芯片用水的时候，先由最近的蓄水池（去耦电容）供水，不够了再从上游调水。

2.2 目标阻抗

目标阻抗这个概念，是PDN设计的核心。它不是一个物理阻抗，而是一个设计指标。公式很简单：

Z_target = (Vdd × Ripple%) / I_transient

其中：

• Vdd：芯片工作电压
• Ripple%：允许的电压波动百分比（通常3%-5%）
• I_transient：瞬态电流变化量

举个例子。一个1.8V的DDR3芯片，允许5%的纹波，瞬态电流变化2A。那么目标阻抗就是：

Z_target = (1.8 × 0.05) / 2 = 0.045Ω = 45mΩ

这意味着，从芯片电源引脚看进去，整个PDN的阻抗必须小于45mΩ。我在项目中遇到过，有些工程师只关注直流压降，忽略了交流阻抗。结果板子做回来，低频纹波没问题，高频噪声却超标了。

2.3 去耦电容的作用

去耦电容，说白了就是"蓄水池"。芯片需要大电流时，电容先放电顶上；芯片不需要时，电容再充电。它解决了两个问题：

1. 提供瞬态电流：芯片时钟沿跳变时，电流需求瞬间增大。VRM响应慢，电容先顶上。
2. 降低PDN阻抗：电容的ESR和ESL会影响高频性能。选型时要特别注意。

我记得有一次，一个客户的产品在EMC测试时总过不去。我一看他们的去耦电容布局，好家伙，10μF的陶瓷电容离芯片引脚快2英寸了。这电容的等效串联电感（ESL）早就把高频性能毁了。

你想想看，电容的阻抗曲线是V字形的。低频段是容性，高频段是感性。转折频率由ESL和电容值决定。选电容时，我一般会看厂商提供的阻抗-频率曲线，而不是只看容值。

2.4 PDN设计目标

PDN设计的目标，总结起来就三条：

目标	指标	我的经验值
直流压降	IR Drop < 3% Vdd	1.8V电源控制在54mV以内
交流阻抗	Z < Z_target	全频段低于目标值
电流密度	铜箔温升 < 10°C	1oz铜皮，10A/mm宽度

嗯，这里要注意。直流压降好算，用欧姆定律就行。但交流阻抗就复杂了。它跟PCB叠层、过孔数量、电容布局都有关系。我一般会用仿真工具先跑一遍，再根据经验调整。

说白了，PDN设计就是一场"阻抗控制"的游戏。你的目标是把整个频段的阻抗都压到目标值以下。低频靠VRM和体电容，中频靠陶瓷电容阵列，高频靠电源/地平面的寄生电容。

最后说一句，PDN设计没有"一招鲜"的解决方案。不同芯片、不同频率、不同板层，都需要具体分析。但只要你掌握了目标阻抗这个核心概念，再配合合理的电容选型和布局，大部分问题都能迎刃而解。

这张图展示了PDN设计的核心逻辑。不同频段由不同组件主导，但最终目标只有一个——把阻抗压下去。我每次做新项目，都会先把这张图画出来，再逐段优化。