3. Retimer电源设计：核心电源的去耦与PDN优化
各位工程师朋友，咱们今天聊聊Retimer的电源设计。说实话，很多人在Retimer布局时，眼睛只盯着高速差分线怎么走，却忽略了电源——这个看似不起眼、实则能让你整个项目翻车的环节。
我个人习惯，拿到Retimer的datasheet，第一件事不是看信号速率，而是先看电源要求。为什么？因为电源纹波直接决定了Retimer内部PLL和CDR的抖动性能。你想想看，一个0.8V的核心电压，如果纹波达到30mV，那信噪比就已经被压缩得很难看了。
3.1 Retimer核心电源的去耦电容布局
Retimer的核心电压通常有三种：0.8V、0.9V、1.0V。具体用哪个，取决于工艺节点和功耗要求。我做过一个项目，用的是0.9V供电，结果去耦电容放得太远，眼图直接闭合了。
去耦电容布局的核心原则：
- 电容要尽可能靠近Retimer的电源引脚——我一般控制在200mil以内，越近越好
- 小电容优先：0402封装的0.1μF和0.01μF，放在最靠近引脚的位置
- 大电容次之：1μF、10μF的陶瓷电容，放在外围一圈
- 钽电容或铝电解：放在板边，用于低频储能
避坑指南：
我曾经在一个项目中，把0.1μF电容放在了Retimer背面，想着反正过孔也能连。结果测试发现，电源纹波高达50mV，眼图完全不合格。后来把电容挪到正面、紧贴引脚，纹波降到了15mV以下。记住：电容到引脚的回路电感，比电容本身容值更重要。
去耦电容的摆放顺序（从引脚往外）：
- 0.01μF（0402）—— 紧贴引脚，间距<50mil
- 0.1μF（0402）—— 紧挨着0.01μF
- 1μF（0603或0805）—— 稍远一些
- 10μF（0805或1206）—— 外围
- 47μF~100μF（钽电容）—— 板边
3.2 电源纹波对Retimer性能的影响
电源纹波，说白了就是电源上的交流噪声。Retimer内部的PLL对电源噪声极其敏感。为什么？因为PLL的VCO（压控振荡器）是靠电压来控制频率的。电源一抖，频率就跟着抖，这就是我们常说的电源调制抖动。
我测试过一组数据，大家可以看看：
| 电源纹波（峰峰值） | PLL输出抖动（RMS） | 眼图余量 |
|---|---|---|
| 10mV | 0.8ps | 35% |
| 30mV | 2.1ps | 22% |
| 50mV | 4.5ps | 8% |
看到没？纹波从10mV涨到50mV，眼图余量从35%掉到8%。8%是什么概念？基本就是临界状态，温度一变、电压一漂，直接误码。
注意：Retimer的电源纹波目标值，我建议控制在10mV以内。如果条件实在有限，最多不能超过20mV。超过20mV，你就要考虑加LC滤波或者LDO了。
3.3 PDN阻抗设计目标
PDN（电源分配网络）阻抗，是衡量电源质量的核心指标。它的物理意义是：当芯片瞬间抽取大电流时，电源电压能保持多稳定。
PDN阻抗的计算公式：
Z_target = (V_core × V_ripple%) / I_transient
举例：
V_core = 0.9V
V_ripple% = 3%（即27mV）
I_transient = 2A（Retimer瞬态电流）
Z_target = (0.9 × 0.03) / 2 = 0.0135Ω = 13.5mΩ嗯，这里要注意：13.5mΩ是一个非常低的阻抗。这意味着你的去耦网络必须从DC到几百MHz都保持这个阻抗水平。
PDN阻抗设计的三个频段：
- 低频段（DC~1MHz）：靠VRM和钽电容，目标阻抗容易满足
- 中频段（1MHz~100MHz）：靠陶瓷电容阵列，这是最容易出问题的频段
- 高频段（100MHz~1GHz）：靠芯片封装电容和PCB平面电容
我的经验：中频段（10MHz~50MHz）往往是PDN阻抗的峰值区域。为什么？因为大电容的ESR和ESL在这个频段开始失效，而小电容的谐振频率还没到。我一般会在Retimer周围放4~6个不同容值的电容，形成电容阵列，让它们的谐振峰互相填补，拉平阻抗曲线。
3.4 电源层分割与跨分割问题
电源层分割，是高速PCB设计中最容易踩的坑之一。Retimer的核心电源通常是独立的电源域，比如0.9V。如果你在电源层上把0.9V区域和其他电源（比如1.8V、3.3V）分割开，那信号线跨分割时就会出问题。
跨分割的危害：
- 信号回流路径被切断，回流电流被迫绕远路
- 产生严重的共模噪声，辐射超标
- 信号完整性恶化，眼图闭合
我遇到过最惨的一次：一个PCIe Gen4的Retimer，它的参考时钟是从1.8V电源域跨到0.9V电源域的。结果时钟抖动直接超标3倍，整板无法工作。后来把时钟线改到同一电源层，问题解决。
电源层分割的设计建议：
- 尽量不分割：如果Retimer的0.9V电流不大（<3A），可以考虑用整层铜皮，不分割
- 必须分割时：在分割线两侧各加一排缝合电容（0.1μF），间距不超过200mil
- 信号线不要跨分割：所有高速信号（差分对、时钟）必须走在同一电源层上方
- 如果不得不跨：在跨分割点附近加一个0.1μF电容，给回流信号提供低阻抗路径
核心原则：电源层的分割，本质上是把完整的回流平面切碎了。你每切一刀，信号完整性就损失一分。所以我的原则是——能不切就不切，非要切就补电容。
3.5 知识体系总览
下面这张图，是我自己总结的Retimer电源设计知识体系。你可以把它当作一个检查清单，设计时逐项核对：
这张图把Retimer电源设计的四个核心模块串起来了。去耦电容布局是基础，电源纹波是结果，PDN阻抗是设计目标，电源层分割是常见陷阱。四者环环相扣，缺一不可。
好了，关于Retimer电源设计，我就讲这么多。记住一句话：电源是Retimer的命脉，纹波是它的天敌。下一章咱们聊聊时钟布局，那个坑也不少。
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