2、FinFET物理结构：Fin（鳍片）的结构与尺寸、栅极全包围结构、源漏极工程
2.1 Fin（鳍片）的结构与尺寸——立起来，才有活路
平面MOSFET做到28nm以下，漏电问题就压不住了。沟道太短，栅极控制力不够，关不断。怎么办？把沟道立起来。这就是FinFET的核心思路。
Fin，就是鳍片。它从衬底垂直向上生长，像一个鱼鳍。电流从鳍片顶部流到源漏，栅极包裹在鳍片两侧。这样一来，同样的芯片面积下，沟道宽度翻倍，控制力也翻倍。
我当年第一次看到FinFET的SEM照片时，说实话挺震撼的。那一个个小鳍片，高度大概在30-50nm，宽度只有6-10nm。你想想看，这比病毒还小。要在这么小的结构上做出晶体管，工艺难度可想而知。
Fin的尺寸有几个关键参数：
- Fin高度（Hfin）：通常30-50nm。越高，驱动电流越大，但工艺难度也越大。7nm节点一般在40nm左右。
- Fin宽度（Wfin）：6-10nm。越窄，栅极控制越好，但电阻会增大。5nm节点已经做到6nm以下。
- Fin间距（Fin pitch）：相邻Fin的中心距。7nm节点约30nm，5nm节点约24nm。这决定了芯片的密度。
关键公式：FinFET的有效沟道宽度 Weff = 2 × Hfin + Wfin
注意，是两倍的Fin高度加上Fin宽度。因为电流从鳍片两侧流过，顶部也有贡献。这个公式在计算驱动电流时非常有用。
我在一个16nm项目中遇到过Fin宽度不均匀的问题。光刻工艺没调好，同一片晶圆上，有的Fin宽8nm，有的只有6nm。结果就是芯片速度不一致，良率惨不忍睹。后来我们花了两个月调光刻胶和刻蚀参数，才把均匀性拉回来。
2.2 栅极全包围结构——把沟道“握”在手里
平面MOSFET的栅极只在沟道上方。FinFET不一样，栅极从三面包裹Fin。为什么？为了更好的静电控制。
说白了，栅极就像一只手。平面器件只用一根手指按着沟道，FinFET用三根手指捏着。控制力当然更强。
栅极全包围结构有几个关键点：
- 栅极材料：从多晶硅换成了金属栅极（TiN、TaN等）。功函数可调，阈值电压更稳定。
- 栅氧化层：高k介质（HfO₂），等效氧化层厚度（EOT）只有0.8-1.2nm。薄到电子可以直接隧穿。
- 栅极长度（Lg）：7nm节点约20nm，5nm节点约14nm。比Fin宽度还大，所以栅极控制力足够。
避坑指南：我曾经在调试一个7nm芯片时，发现阈值电压漂移严重。查了三个月，最后发现是栅极金属功函数层厚度偏差了0.3nm。0.3nm啊，就三个原子层，直接导致Vth偏移了50mV。所以栅极工艺的均匀性，再怎么强调都不过分。
栅极全包围结构还有一个好处：短沟道效应被大幅抑制。DIBL（漏致势垒降低）从平面器件的100mV/V降到FinFET的20-30mV/V。这意味着什么？意味着晶体管关断更彻底，静态功耗更低。
2.3 源漏极工程——电流的“高速公路”
源漏极是电流进出的地方。FinFET的源漏极和平面器件不一样，它是在Fin的两端做出来的。
怎么做？先刻蚀出Fin，然后在Fin两端注入掺杂，形成源漏区。但这里有个问题：Fin太窄了，直接注入的话，掺杂浓度不够，电阻太大。
所以业界引入了源漏外延生长（S/D EPI）技术。在Fin的源漏区域，选择性生长一层SiGe（PMOS）或SiP（NMOS）。这层外延层像蘑菇一样，比Fin本身宽很多。
我习惯把源漏外延比作“给Fin穿鞋子”。鞋子比脚大，接触面积更大，电阻自然就小了。
源漏极工程的关键参数：
| 参数 | NMOS | PMOS | 说明 |
|---|---|---|---|
| 外延材料 | SiP（磷掺杂硅） | SiGe（锗硅） | SiGe引入压应力，提升空穴迁移率 |
| 掺杂浓度 | 1e20 - 5e20 cm⁻³ | 1e20 - 5e20 cm⁻³ | 越高电阻越小，但扩散控制更难 |
| 外延厚度 | 10-20nm | 10-20nm | 太厚会短路，太薄电阻大 |
| 接触电阻 | < 1e-9 Ω·cm² | < 1e-9 Ω·cm² | 目标值，实际工艺中很难达到 |
注意：源漏外延生长时，如果温度控制不好，外延层会“长歪”。我见过一个案例，外延层长到了Fin的侧面，导致源漏短路。那批晶圆直接报废，损失几百万。所以外延工艺的温度均匀性，必须控制在±2℃以内。
源漏极还有一个重要环节：硅化物（Silicide）。在源漏区表面形成一层NiPtSi，降低接触电阻。这层硅化物只有几纳米厚，但它的质量直接决定了芯片的速度。
嗯，这里要注意：硅化物的厚度要精确控制。太薄了电阻大，太厚了会穿透源漏区，造成漏电。我一般建议控制在5-8nm之间。
2.4 实战经验总结
说了这么多，我总结几条实战经验：
- Fin尺寸是根本：Fin的高度和宽度决定了晶体管的驱动能力。设计时一定要和工艺厂确认Fin的CD（关键尺寸）均匀性。
- 栅极工艺是灵魂：栅极金属功函数层的厚度偏差，直接导致阈值电压漂移。调试时优先检查这个。
- 源漏外延是瓶颈：外延生长的质量决定了接触电阻。如果芯片速度上不去，先查源漏电阻。
- 硅化物是细节：很多人忽略硅化物，但它往往是良率杀手。厚度均匀性必须监控。
我曾经在一个5nm项目中，芯片的驱动电流比预期低了15%。查了两个月，最后发现是源漏外延层的掺杂浓度不够。工艺厂为了赶进度，缩短了外延生长时间，导致掺杂原子没有充分激活。后来我们调整了退火条件，电流才恢复正常。
所以啊，FinFET的物理结构，每一个细节都关乎成败。从Fin的尺寸到栅极的包裹，从源漏的外延到硅化物的形成，环环相扣。做芯片设计的人，一定要理解这些工艺细节，否则出了问题都不知道从哪里查起。