4、台积电N7工艺详解：7nm节点设计规则、金属层堆叠、关键光刻技术

好，咱们今天聊聊台积电的N7工艺。7nm节点，这可是个里程碑。说实话，我在这个节点上踩过的坑，比走过的路还多。但正是这些经历，让我对N7的理解更深了一层。

N7工艺，说白了就是台积电在2018年量产的第三代FinFET工艺。它跟10nm相比，密度翻了一倍，性能提升了30%以上。但代价呢？设计规则变得极其复杂，光刻技术也到了物理极限的边缘。

4.1 设计规则：从“宽松”到“严苛”

我个人习惯把设计规则分成三类：基础规则、进阶规则和“潜规则”。N7的规则，属于后两者。

基础规则，比如最小线宽、最小间距，这些是硬性指标。N7的最小金属间距是40nm，接触孔是30nm。嗯，这里要注意，这些数字是物理极限，不是设计目标。你如果真按这个去画，良率会很难看。

进阶规则，比如双重曝光（LELE）和自对准双重图案（SADP）的约束。N7的某些层必须用SADP，这意味着你的版图必须满足“偶数倍间距”的约束。我曾经有个项目，就因为没注意这个，导致整个模块重做，那叫一个惨。

潜规则，这个是我自己总结的。比如，避免在Fin边缘放置关键器件。Fin的边缘，工艺波动大，阈值电压容易漂移。我建议，关键路径上的管子，尽量放在Fin的中间区域。

4.2 金属层堆叠：从“平面”到“立体”

N7的金属层堆叠，是我见过最复杂的之一。它不再是简单的“一层一层往上叠”，而是有明确的分工。

底层金属（M1-M3）：这些层最细，间距最小，用于局部互连。说白了，就是连接标准单元内部的管子。这里有个坑：M1的电流密度非常有限。我曾经在电源网络上吃过亏，以为M1能走大电流，结果IR drop直接超标。后来我学乖了，电源走线一律用M2以上。

中间层（M4-M7）：这些层稍微粗一些，用于模块间的互连。我个人习惯，时钟树和关键信号走这些层。为什么？因为它们的RC延迟相对均衡，不容易出现信号完整性问题。

顶层（M8-M10）：这些层很厚，间距大，用于全局电源分配和高速接口。嗯，这里要注意，顶层金属的厚度是底层的5倍以上，所以它的电迁移特性好很多。但代价是，寄生电容也大。

4.3 关键光刻技术：193nm浸没式 + 多重图案

N7的光刻，说白了就是“用193nm的光，刻出7nm的线”。这听起来像魔术，但实际上是靠多重图案实现的。

193nm浸没式光刻：这是基础。把镜头浸在液体里，提高数值孔径，分辨率能到38nm左右。但N7的最小间距是40nm，所以单次曝光勉强够用。不过，对于更细的层，比如Fin本身，就必须上多重图案了。

自对准双重图案（SADP）：这是N7的核心技术。它通过一次光刻+两次刻蚀，把间距缩小一半。具体流程是：先做一条“芯轴”，然后在芯轴两侧沉积侧墙，最后去掉芯轴，留下侧墙作为掩模。这样，一次光刻就能得到两条线。

我记得第一次接触SADP时，完全搞不懂为什么版图要画成“偶数倍间距”。后来才明白，SADP的线宽是由侧墙厚度决定的，而不是光刻分辨率。所以，你画版图时，必须保证所有图形都是成对出现的。

光刻热点检查：这是N7设计流程中必不可少的一步。光刻热点，说白了就是那些在光刻过程中容易出问题的图形。比如，线端间距太小、转角太尖锐、密度不均匀等。我建议，在tape-out之前，一定要跑一遍光刻仿真。否则，流片回来发现某个角落的晶体管没刻出来，那就只能哭了。

4.4 实战中的注意事项

好了，理论说完了，咱们聊聊实战。我在N7上做过几个项目，踩过的坑不少，总结下来就几点：

• 电源完整性：N7的电流密度大，IR drop问题突出。我建议，电源网络至少用M2和M3两层，并且每隔10μm加一个通孔。
• 信号完整性：N7的线间距小，串扰严重。关键信号一定要加屏蔽线，或者走差分对。
• 热效应：FinFET的自热效应比平面MOSFET严重。高功耗模块周围，一定要留够散热空间。
• 可靠性：N7的栅氧化层很薄，只有1nm左右。ESD保护电路必须精心设计，否则一个静电就能把芯片打穿。

最后，我想说，N7工艺虽然复杂，但只要你理解了它的设计规则和物理原理，其实也没那么可怕。说白了，就是“规则+经验”的产物。多流几次片，多踩几个坑，你也能成为专家。

好，这一章就到这里。下一章，咱们聊聊N7的PDK和标准库，那又是另一番天地了。