3、FinFET电学特性：阈值电压控制、短沟道效应抑制、漏电流机制
好，咱们进入第三章。这一章讲的是FinFET最核心的电学特性。说白了，就是三个问题：怎么让管子该开的时候开、该关的时候关？怎么让管子在小尺寸下还能正常工作？以及，那些偷偷流过去的电流到底从哪来的？
这三个问题，我当年在28nm平面工艺转16nm FinFET时，踩过不少坑。今天我把这些经验掰开揉碎了讲给你听。
3.1 阈值电压控制：不是你想调就能调
阈值电压Vth，是MOS管的灵魂参数。FinFET里控制Vth的手段，和平面工艺有相似之处，但也有本质区别。
3.1.1 功函数工程：最直接的手段
平面工艺里，我们通过沟道掺杂浓度来调Vth。但FinFET不行——鳍片太薄了，掺杂浓度稍微高一点，随机掺杂波动（RDF）就会让Vth漂得离谱。
那怎么办？用金属栅极的功函数来调。
我个人习惯把功函数理解成「栅极材料的脾气」。不同的金属，功函数不同，对沟道的控制力也不同。比如：
- NMOS：需要低Vth，用功函数接近4.2eV的金属（比如TiAl）
- PMOS：需要高Vth，用功函数接近5.0eV的金属（比如TiN）
我在项目中遇到过一件事：某次流片回来，NMOS的Vth比预期高了80mV。查了半天，发现是栅极金属沉积时的温度没控制好，导致功函数偏移了。嗯，工艺窗口就是这么敏感。
3.1.2 鳍片尺寸的影响
FinFET的Vth还和鳍片的几何尺寸强相关。你想想看，鳍片越窄，量子限制效应越强，Vth会升高。
| 参数 | 变化趋势 | 对Vth的影响 |
|---|---|---|
| 鳍片宽度Wfin | 减小 | Vth升高（量子效应） |
| 鳍片高度Hfin | 增加 | Vth基本不变（驱动电流增大） |
| 栅极长度Lg | 减小 | Vth降低（DIBL效应） |
这里有个避坑指南：千万不要只靠调鳍片尺寸来修正Vth。我曾经试过，结果Vth是调回来了，但漏电流飙了3倍。得不偿失。
3.2 短沟道效应抑制：FinFET的看家本领
短沟道效应（SCE）是摩尔定律的头号敌人。平面工艺到了28nm以下，漏电已经压不住了。FinFET之所以能撑到5nm、3nm，靠的就是对SCE的强力抑制。
3.2.1 鳍片结构如何抑制SCE
说白了，FinFET把沟道立起来了。栅极从三面包围沟道，控制力比平面工艺强得多。
我打个比方：平面工艺的栅极像一把伞，只能从上面遮雨；FinFET的栅极像一件雨衣，把整个身体都包住了。哪个防漏效果好？一目了然。
具体来说，FinFET对以下短沟道效应有显著抑制：
- DIBL（漏致势垒降低）：FinFET的DIBL通常能做到50-80mV/V，而平面工艺在100-150mV/V
- 亚阈值摆幅SS：FinFET的SS可以接近60mV/dec的理论极限，平面工艺通常在80-100mV/dec
- Vth滚降：FinFET的Vth随沟道长度变化更平缓
关键数据对比：在16nm节点，FinFET的DIBL比同代平面工艺改善了约40%。这意味着同样的漏电预算下，FinFET可以做得更小。
3.2.2 实际设计中的权衡
不过，FinFET也不是万能的。鳍片数量（Number of Fins）的选择就是个典型的权衡问题。
我记得有个项目，为了追求驱动电流，把每个标准单元都用了3根鳍片。结果呢？面积大了30%，而且鳍片之间的热耦合导致性能反而下降了。后来我改成2根鳍片加高鳍片高度，效果更好。
我的经验：在7nm以下节点，建议优先用高鳍片（Hfin）来提升驱动，而不是增加鳍片数量。高鳍片的散热问题可以通过背面供电（BSPD）技术缓解。
3.3 漏电流机制：那些看不见的损耗
漏电流是芯片功耗的隐形杀手。FinFET虽然漏电比平面工艺小，但到了先进节点，漏电机制反而更复杂了。
3.3.1 主要漏电路径
FinFET的漏电流主要有以下几种：
- 亚阈值漏电（Isub）：Vgs小于Vth时，沟道没有完全关断。这是最主要的漏电来源。
- 栅极漏电（Ig）：电子隧穿通过栅氧化层。FinFET用HKMG（高k金属栅）后，这个漏电大幅降低。
- 结漏电（Ij）：源/漏与衬底之间的PN结反向漏电。鳍片结构让结面积变小，这个漏电也小了。
- GIDL（栅致漏极漏电）：栅极与漏极重叠区域的高电场导致的漏电。这个在FinFET里反而更突出。
为什么会这样？因为FinFET的鳍片顶部是尖角形状，电场集中效应明显。GIDL在FinFET里比平面工艺严重2-3倍。
3.3.2 温度效应：漏电的放大器
漏电流对温度极其敏感。温度每升高10°C，亚阈值漏电大约翻一倍。
我曾经在做一个移动芯片项目时，发现芯片在高温下功耗超标。排查后发现，是某个SRAM模块的漏电在85°C时比25°C大了8倍。后来我们加了温度补偿电路，才把问题解决。
警告：在FinFET设计中，千万不要忽略GIDL。我见过一个团队，只关注亚阈值漏电，结果流片回来GIDL导致待机功耗超标50%。GIDL的优化通常需要调整栅极与漏极的重叠区域，或者使用轻掺杂漏（LDD）结构。
3.3.3 漏电的工艺调控手段
实际工程中，我们通过以下手段控制漏电：
- 多阈值电压（Multi-Vt）：同一颗芯片上使用不同Vt的器件。关键路径用低Vt（快但漏电大），非关键路径用高Vt（慢但漏电小）。
- 体偏置（Body Biasing）：FinFET的体接触不如平面工艺方便，但部分工艺仍支持反向体偏置来降低漏电。
- 电源门控（Power Gating）：在待机时直接关断电源。这是最粗暴也最有效的方法。
我个人习惯在芯片设计初期就做漏电预算。把每种漏电机制单独列出来，算清楚它们在25°C、85°C、125°C下的贡献。这样到了后期调试阶段，心里有底。
3.4 本章小结
FinFET的电学特性，说白了就是一场「控制与泄漏」的博弈。阈值电压控制靠功函数工程，短沟道效应抑制靠三维结构，漏电流机制则需要多管齐下。
嗯，这一章的内容就到这里。下一章我们会讲FinFET的工艺集成，到时候我会分享一些工艺线上的实战经验。那些可都是流片失败换来的教训啊。