3、130nm工艺节点：铜互连技术引入、低功耗设计初探、我当年用130nm做MCU的体会

130nm工艺，在我眼里是个分水岭。

为什么这么说？因为从这一代开始，芯片设计真正进入了「互联为王」的时代。以前我们总盯着晶体管的尺寸，觉得门延迟才是老大。但到了130nm，互连延迟开始反超门延迟，成了性能的瓶颈。说白了，你管子做得再快，信号传不过去也是白搭。

铜互连技术：从铝到铜的跨越

130nm之前，芯片里的金属连线基本都是铝。铝便宜，工艺成熟，但有个硬伤——电阻率偏高。随着线宽越来越细，RC延迟越来越大，铝线开始扛不住了。

铜的电阻率比铝低大约40%，这是个巨大的优势。但铜有个麻烦：它会在硅中快速扩散，污染晶体管。所以不能直接把铜往硅上怼，得先铺一层阻挡层。

我记得当年第一次接触铜互连的片子，心里还挺忐忑的。以前铝线断了还能用激光修修补补，铜线一旦出问题，基本没救。而且铜的CMP工艺特别敏感，磨多了线变细，电阻飙升；磨少了铜残留，短路风险大。嗯，这里要注意，铜互连的良率爬坡，当年可是让不少foundry头疼了好一阵子。

低功耗设计初探：130nm的觉醒

130nm之前，功耗问题其实没那么突出。到了130nm，漏电流开始变得不可忽视。为什么？因为阈值电压（Vth）降了，亚阈值漏电指数级增长。你想想看，一个芯片里几千万个晶体管，每个都漏一点点，加起来就是几百毫瓦甚至几瓦。

我那时候做MCU，第一次被客户问：「你这个芯片待机功耗多少？」以前没人关心这个，大家只看速度。但从130nm开始，低功耗成了硬指标。

低功耗设计的几个基本招数

技术	原理	代价
多阈值电压（Multi-Vth）	关键路径用低Vth（快但漏电大），非关键路径用高Vth（慢但漏电小）	需要额外的掩模层，成本略增
门控时钟（Clock Gating）	不用的模块直接把时钟关掉，动态功耗降为0	需要额外的逻辑门，可能引入时钟毛刺
电源门控（Power Gating）	不用的模块直接断电，彻底消除漏电	唤醒时间长，需要状态保存
体偏置（Body Biasing）	通过衬底偏压调节Vth，动态平衡性能和漏电	需要额外的电源域，设计复杂

我当年用130nm做MCU的体会

2003年左右，我接手了一个32位MCU的项目，用的就是台积电130nm工艺。那是我第一次完整地走完从设计到流片的全流程，印象太深了。

第一，库的选择很重要。 130nm的工艺库已经分得很细了：有通用库、低功耗库、高速库。我当时选的是低功耗库，因为目标市场是便携设备。但低功耗库的单元驱动能力弱，关键路径时序很难收敛。我后来在几个关键路径上手动换了几个高速单元，才勉强跑到了目标频率。

第二，互连延迟真的不能忽略。 以前做0.35μm的时候，我基本只算门延迟，线延迟随便估一下就行。到了130nm，线延迟占了总延迟的50%以上。我记得有一次后仿真时序没过，查了半天，发现是一条长走线的RC延迟比预想的大了30%。从那以后，我养成了一个习惯：floorplan阶段就把关键路径的走线长度估算出来，提前留好余量。

第三，功耗分析要早做。 我以前都是等版图完了才跑功耗分析，结果发现某个模块功耗超标，改起来大动干戈。后来我学乖了，在RTL阶段就用工具估算功耗，发现问题提前改架构。比如那个MCU的乘法器，我一开始用的是全组合逻辑，功耗大得吓人。后来改成流水线结构，面积大了点，但功耗降了一半。

130nm的遗产

现在回头看，130nm工艺虽然已经不算先进了，但它确立了很多今天仍在使用的设计方法学。铜互连、低功耗设计、时序驱动的物理设计，这些概念都是从130nm开始真正普及的。

我有时候跟年轻工程师聊天，会说：「如果你真想理解芯片设计，找个130nm的旧项目从头到尾跑一遍，比你看十本教科书都管用。」因为130nm的复杂度刚刚好——够你踩坑，又不会坑到你怀疑人生。

嗯，下一章我们聊聊90nm，那是另一个故事了。