4、90nm工艺节点：应变硅技术、漏电流问题凸显、嵌入式SRAM的优化
90nm，这是我个人觉得非常有意思的一个节点。
为什么这么说？因为从这一代开始，芯片设计不再是「只要把线画细就能跑得更快」那么简单了。物理世界的那些「小脾气」，开始真正找上门来。
我记得当年第一次拿到90nm的PDK时，心里还挺兴奋的。毕竟从130nm往下走，密度能提升不少。但真正开始做设计后才发现，这代工艺的「坑」比想象中多得多。今天我们就来聊聊90nm的三个核心话题：应变硅、漏电流，以及嵌入式SRAM怎么优化。
4.1 应变硅技术：给电子「加点油」
先说说性能。
到了90nm，单纯靠缩小尺寸已经很难再明显提升晶体管速度了。你想想看，沟道长度变短，电场强度增加，但载流子的迁移率却遇到了瓶颈。
那怎么办？
台积电在90nm节点引入了应变硅技术。说白了，就是给硅晶体「加点外力」，让晶格拉伸或压缩，从而提升电子或空穴的迁移率。
核心原理：
- NMOS：在沟道下方嵌入SiGe（硅锗）层，晶格失配产生拉伸应力，电子迁移率提升约20%~30%
- PMOS：在源漏区嵌入SiGe，产生压缩应力，空穴迁移率提升更明显，可达30%~50%
我在项目中遇到过这样的情况：同样的电路，用130nm工艺跑1GHz已经有点吃力，但换到90nm应变硅工艺后，同样的功耗预算下，频率轻松跑到1.2GHz以上。这就是应变硅带来的「免费午餐」。
个人经验：应变硅对模拟电路也有影响。比如差分对的匹配特性会因应力分布不均而变差。我建议在做模拟版图时，尽量保持晶体管方向一致，避免应力方向不同导致的失配。
4.2 漏电流问题凸显：静态功耗的「噩梦」开始了
性能上去了，但代价也来了。
90nm是漏电流问题开始「爆发」的节点。为什么？因为栅氧化层太薄了。
我记得当时有个项目，芯片在130nm下静态功耗只有几十毫瓦，换到90nm后，同样的逻辑规模，静态功耗直接飙到几百毫瓦。客户拿到样片后第一句话就是：「这芯片怎么还没干活就在发热？」
漏电流主要有两种：
- 亚阈值漏电流：阈值电压降低后，晶体管关不严，电流从源端漏到漏端
- 栅极漏电流：栅氧化层太薄（90nm时约1.2nm），电子直接隧穿过去
怎么解决？
台积电在90nm提供了多种阈值电压选项：
| 阈值类型 | Vth (典型值) | 漏电流 | 速度 | 适用场景 |
|---|---|---|---|---|
| HVT (高阈值) | ~0.5V | 低 | 慢 | 非关键路径、低功耗模块 |
| RVT (常规阈值) | ~0.35V | 中等 | 中等 | 通用逻辑 |
| LVT (低阈值) | ~0.25V | 高 | 快 | 关键路径、高频模块 |
避坑指南：我曾经在一个项目中，为了追求性能，把整个芯片都用了LVT单元。结果流片回来，静态功耗比预期高了3倍，散热根本压不住。后来不得不重新做ECO，把非关键路径全部换成HVT。记住：LVT要用在刀刃上，别当饭吃。
4.3 嵌入式SRAM的优化：面积与漏电的博弈
说到90nm，不能不提SRAM。因为芯片里大部分面积都被SRAM吃掉了，尤其是SoC芯片。
90nm的SRAM面临一个两难：
- 单元尺寸越小，密度越高，但漏电越大
- 单元尺寸越大，漏电越小，但面积受不了
台积电在90nm引入了高密度（HD）和高速度（HS）两种SRAM位元：
- HD位元：面积小（约0.5μm²），但漏电高，适合大容量缓存
- HS位元：面积大（约0.7μm²），但速度快、漏电低，适合寄存器文件
我个人的习惯是：数据缓存用HD，标签阵列用HS。为什么？因为标签阵列访问频率高，对速度敏感，而且容量小，面积影响不大。
另外，90nm SRAM还有一个优化技巧——电源门控。在不需要访问的SRAM区块，直接关掉电源，漏电流降到几乎为零。
// 电源门控控制示例（伪代码）
if (sram_bank_idle) {
power_gate_enable = 1; // 关断电源
sram_bank_sleep(); // 进入休眠
} else {
power_gate_enable = 0; // 恢复供电
sram_bank_wakeup(); // 唤醒（需等待稳定时间）
}小技巧：唤醒SRAM需要一定时间（通常几个ns），所以别在关键路径上做频繁的电源开关。我一般会在系统空闲超过100个时钟周期时才触发休眠，避免频繁唤醒带来的性能损失。
4.4 小结
90nm这个节点，说白了就是「性能与功耗的第一次正面交锋」。应变硅帮我们多挤出了20%~30%的性能，但漏电流问题让静态功耗成了设计中的「隐形杀手」。嵌入式SRAM的优化，本质上就是在面积、速度和漏电之间找平衡。
嗯，这些经验，都是当年一个个项目「踩坑」踩出来的。下一章我们聊聊65nm，那又是另一个故事了。