3、3D封装技术：硅通孔技术、微凸点技术、混合键合、3D NAND堆叠、HBM内存封装
各位同学，咱们今天聊聊3D封装。说实话，这个领域这几年火得不行。我入行那会儿，大家还在拼命把芯片做平、做薄，谁能想到现在居然要往「高」里堆？但现实就是这么有趣——当平面上的微缩遇到物理极限，我们只能往第三维度要空间。
3D封装的核心逻辑很简单：把多个芯片垂直堆叠起来，用最短的路径连在一起。这样做的好处显而易见——更小的面积、更短的互连、更高的带宽。但实现起来，每一步都是坑。我踩过不少，今天跟你们一一说道。
3.1 硅通孔技术（TSV）
硅通孔，简称TSV。说白了，就是在硅片上打孔，然后填上导电材料。这个孔贯穿整个硅片，让上下层的芯片能直接通信。
我记得2015年做第一个TSV项目时，最头疼的就是深宽比。你想想看，一个孔直径10微米，深度100微米，深宽比10:1。要在这么深的孔里均匀镀上铜，难度可想而知。我当时的良率只有60%，被老板骂得狗血淋头。
TSV的关键工艺参数
- 孔径：通常5-20μm，取决于应用场景
- 深宽比：5:1到20:1，越高越难做
- 绝缘层：SiO₂，厚度0.1-1μm
- 阻挡层：Ti/TiN或Ta/TaN，防止铜扩散
- 种子层：铜，用于电镀
- 填充材料：铜（主流）、多晶硅、钨
TSV的工艺流程大致分三步：刻蚀→绝缘→填充。刻蚀用DRIE（深反应离子刻蚀），绝缘用PECVD沉积SiO₂，填充用电镀铜。听起来简单，但每一步都有讲究。
举个例子，刻蚀时如果参数没调好，孔壁会粗糙得像砂纸。后面镀铜时，这些粗糙点就成了空洞的成核点。我曾经因为刻蚀功率高了5%，导致整批晶圆报废。嗯，从那以后我每次调参数都先做DOE。
我的经验：TSV的可靠性测试一定要做热循环。铜和硅的热膨胀系数差很多，温度变化时会产生应力。我见过一个项目，常温测试全过，-40℃到125℃循环500次后，20%的TSV开路。原因就是铜柱和硅之间的界面疲劳。
3.2 微凸点技术
微凸点，就是芯片之间的小焊球。传统焊球直径几百微米，微凸点可以做到10-50μm。你想想看，同样面积上能放的连接点数量，差了上百倍。
微凸点的材料主要有三种：焊料凸点（SnAg、SnCu）、铜柱凸点（Cu pillar）、金凸点。我个人习惯用铜柱凸点，因为它的电迁移抗性更好。
为什么会这样？因为电流密度大了，焊料里的金属原子会被「推」着走，形成空洞。铜的熔点高，原子扩散慢，所以更耐用。我在一个高功率芯片项目里吃过焊料凸点的亏——运行3个月后，凸点里出现了明显的柯肯达尔空洞。后来换成铜柱，问题就解决了。
避坑指南：微凸点的间距（pitch）不是越小越好。我曾经为了追求高密度，把pitch从40μm缩到20μm。结果呢？底部填充胶（underfill）流不进去，形成了气泡。这些气泡在热循环中膨胀，直接把凸点拉断了。所以，pitch和underfill的流动性要一起考虑。
微凸点的典型参数如下：
| 参数 | 传统焊球 | 微凸点 | 铜柱凸点 |
|---|---|---|---|
| 直径 | 200-500μm | 10-50μm | 10-30μm |
| 间距 | 400-1000μm | 20-100μm | 20-50μm |
| 高度 | 100-300μm | 10-50μm | 10-40μm |
| 材料 | SnAgCu | SnAg/SnCu | Cu+SnAg帽 |
| 电流承载 | ~0.5A | ~0.1A | ~0.3A |
3.3 混合键合
混合键合，这是目前最前沿的技术。它把介电质键合和金属键合合二为一。说白了，就是芯片对芯片直接「粘」在一起，同时完成电气连接。
传统微凸点需要焊料回流，凸点之间有间隙。混合键合呢？表面是平的，Cu嵌在SiO₂里。键合时，SiO₂对SiO₂先粘住，然后退火让Cu扩散连接。没有焊料，没有间隙，间距可以做到1μm以下。
我记得第一次看到混合键合的SEM照片时，真的被震撼到了——两个芯片的界面几乎看不见，就像是一整块硅。这种技术用在3D NAND堆叠和HBM里，效果特别好。
混合键合的关键挑战
- 表面平整度：全局平整度<5nm，局部粗糙度<0.5nm。达不到？键合界面会有空洞。
- 对准精度：<±100nm。我见过一个项目，对准偏了200nm，结果Cu pad没对上，整批报废。
- 退火温度：通常250-350℃。温度太高会损伤芯片，太低Cu扩散不够。
- 洁净度：颗粒是头号杀手。一个0.1μm的颗粒，就能让周围10μm区域键合失败。
混合键合的工艺流程大致如下：
1. CMP抛光 → 表面平整度<0.5nm
2. 湿法清洗 → 去除颗粒和有机物
3. 等离子活化 → 增加表面悬挂键
4. 预对准 → 光学对准，精度<100nm
5. 室温预键合 → SiO₂-SiO₂范德华力粘合
6. 退火键合 → 250-350℃，Cu-Cu扩散连接
7. 电学测试 → 检查连接电阻和漏电流这里有个细节：等离子活化这一步很关键。用N₂或O₂等离子体处理表面，能产生大量悬挂键，让室温下的粘合力提高10倍以上。我刚开始做时没重视这一步，结果预键合后轻轻一碰就分开了。后来加了等离子活化，再也没出过问题。
我的建议：混合键合的良率很大程度上取决于CMP工艺。Cu和SiO₂的去除速率要匹配，否则会出现「碟形凹陷」（dishing）。我一般要求Cu凹陷<3nm，SiO₂凸起<2nm。这个指标达不到，后面的键合质量就没保障。
3.4 3D NAND堆叠
3D NAND，这是存储芯片领域的革命。传统NAND是平面的，存储单元做在硅表面。3D NAND呢？把存储单元竖起来，一层一层往上堆。现在主流产品已经做到200多层了。
3D NAND的堆叠技术，核心是交替沉积和高深宽比刻蚀。具体来说：
- 交替沉积：SiO₂和Si₃N₄交替沉积，每层厚度20-50nm。200层就是4-10μm厚。
- 高深宽比刻蚀：刻出直径50-100nm的孔，贯穿所有层。深宽比可以到40:1甚至60:1。
- 填充：在孔里沉积多晶硅或金属，形成存储单元的沟道。
你想想看，在60:1的深宽比下刻蚀，还要保证孔壁垂直、底部平整，这难度有多大？我参观过一家NAND厂，他们的刻蚀机台占了半个车间，每台几百万美元。但即便如此，刻蚀速率也只有每分钟0.5-1μm。一个60μm深的孔，要刻一个多小时。
3D NAND的堆叠层数一直在增加：
| 代际 | 层数 | 存储密度 | 量产时间 |
|---|---|---|---|
| 3D NAND Gen1 | 24层 | ~128Gb | 2013年 |
| 3D NAND Gen3 | 64层 | ~256Gb | 2016年 |
| 3D NAND Gen5 | 128层 | ~512Gb | 2019年 |
| 3D NAND Gen7 | 200+层 | ~1Tb | 2023年 |
注意：层数不是越多越好。层数增加，刻蚀时间变长，成本上升。而且每层的厚度均匀性很难控制——顶层和底层的沉积速率不一样，会导致存储单元性能不一致。我见过一个案例，200层NAND的底层单元阈值电压漂移了0.3V，就是因为沉积不均匀。
3.5 HBM内存封装
HBM，高带宽内存。这是3D封装最成功的应用之一。它把多个DRAM die堆叠在一起，通过TSV和微凸点互连，再通过硅中介层（interposer）连接到GPU或CPU。
HBM的核心优势是带宽。传统DDR内存，数据位宽64bit，频率3200MHz，带宽约25.6GB/s。HBM2E呢？位宽1024bit，频率2.4Gbps，带宽超过300GB/s。差了10倍以上。
为什么会差这么多？因为HBM用了宽接口。传统内存的接口在芯片边缘，引脚数有限。HBM通过TSV把接口做到芯片内部，每个DRAM die有上千个TSV，堆叠后通过微凸点连到中介层。这样，数据可以并行传输，带宽自然就上去了。
HBM的典型结构如下：
┌─────────────────────────────┐
│ 逻辑die (base) │
├─────────────────────────────┤
│ DRAM die 4 │
├─────────────────────────────┤
│ DRAM die 3 │
├─────────────────────────────┤
│ DRAM die 2 │
├─────────────────────────────┤
│ DRAM die 1 │
├─────────────────────────────┤
│ DRAM die 0 │
├─────────────────────────────┤
│ 硅中介层 (interposer) │
├─────────────────────────────┤
│ GPU/CPU (封装基板) │
└─────────────────────────────┘每个DRAM die通过TSV和微凸点上下连接。最下面是逻辑die，负责控制和接口。整个堆叠体通过微凸点贴到硅中介层上，中介层再通过C4 bump连到封装基板。
我记得做HBM2项目时，最头疼的是散热。8个die堆在一起，中间还有underfill，热量很难散出去。我们试过各种方案——在die之间加TIM（热界面材料）、用TSV做热通道、甚至在中介层里埋热管。最后发现，最有效的还是直接键合散热片，把热量从顶die直接导出去。
HBM封装的关键技术指标
- 堆叠层数：4-12层（HBM3支持12层）
- TSV密度：每die数千个，间距40-50μm
- 微凸点间距：40-55μm
- 中介层尺寸：约700-1200mm²
- 总带宽：HBM2E ~460GB/s，HBM3 ~819GB/s
- 功耗：约5-10W（取决于带宽和层数）
HBM的良率挑战很大。一个8层堆叠的HBM，如果每层的TSV良率是99.9%，那么8层串联后的良率是99.9%^8 ≈ 99.2%。听起来还行？但别忘了，每个die有上千个TSV，每个TSV的良率要更高才行。实际上，HBM的TSV良率要求达到99.999%以上，否则堆叠后的总良率会惨不忍睹。
我的经验：HBM的测试策略很重要。我们一般做已知良品die（KGD）筛选——每个die在堆叠前单独测试，确保是好的。堆叠后再做一次整体测试。这样能避免「一颗老鼠屎坏了一锅粥」的情况。但KGD测试成本很高，每个die都要加测试pad和TSV，面积浪费不少。这是个trade-off，没有完美方案。
好了，3D封装的核心技术就讲到这里。TSV是骨架，微凸点是关节，混合键合是终极方案。3D NAND和HBM是3D封装的两个标杆应用。下次咱们聊聊系统级封装（SiP），看看怎么把不同功能的芯片塞进一个封装里。有什么问题，随时问我。