一、信号完整性概述：什么是信号完整性？为什么重要？常见SI问题

大家好，我是老李，在PCB设计这行摸爬滚打了十几年。今天咱们开始聊《布局布线中的信号完整性优化》这门课。第一讲，先搞清楚一个根本问题——信号完整性到底是什么？

说白了，信号完整性（SI）就是研究信号在传输路径上能不能“保真”。你发出去一个完美的方波，到了接收端变成歪歪扭扭的波形，甚至逻辑都翻错了，这就是SI出了问题。

我记得刚入行那会儿，带我的老师傅跟我说过一句话，我一直记到现在：“信号完整性不是玄学，是物理。” 你想想看，信号在PCB上跑，本质上就是电磁波在介质中传播。频率一高，那些寄生参数、分布效应全跑出来了，波形自然就变了样。

为什么信号完整性如此重要？

这个问题，我换个角度回答你——SI问题直接决定产品能不能正常工作。

我在一个FPGA项目中遇到过这样的情况：板子打样回来，功能测试都过了，结果一上高速时钟，系统就随机死机。查了三天，最后发现是一根DDR数据线的长度比同伴长了200mil，导致建立时间不够。你看，就差了这么一点点，整个系统就不稳定。

具体来说，SI问题会带来这些后果：

• 逻辑错误：信号畸变导致0/1误判，系统功能异常
• 时序违规：信号延迟变化导致建立/保持时间不满足
• EMI超标：信号质量差产生额外辐射，过不了认证
• 可靠性下降：产品在温度、电压变化时容易失效

常见的SI问题有哪些？

嗯，这里我给大家梳理四个最常见的“捣蛋鬼”。每个我都吃过亏，希望你们能绕开。

1. 反射（Reflection）

反射是什么？就是信号走到传输线末端，发现阻抗不匹配，一部分能量被弹回来了。弹回来的信号叠加在原信号上，波形就出现了过冲、下冲、振铃。

我曾经调试过一个千兆以太网项目，眼图怎么都打不开。最后发现是RJ45连接器到PHY芯片的走线，特性阻抗设计成了50Ω，但连接器的阻抗是100Ω差分。这一下反射就大了，眼图直接闭合。

反射的根源就一个——阻抗不连续。解决方法也很直接：

• 控制走线阻抗（单端50Ω，差分100Ω/90Ω等）
• 端接匹配电阻（串联、并联、AC端接）
• 减少拓扑中的桩线（stub）

2. 串扰（Crosstalk）

串扰说白了就是“隔壁老王”在捣乱。一条线上的信号，通过电磁耦合，干扰到了旁边的线。

串扰分两种：

• 容性串扰：通过寄生电容耦合，主要影响平行走线的远端
• 感性串扰：通过互感耦合，主要影响近端

我记得有一次做多路ADC采集板，模拟信号和数字信号挨得太近。结果数字信号一跳变，模拟通道上就出现毛刺。后来把模拟和数字区域彻底分开，中间加了一条地隔离走线，问题才解决。

控制串扰的几个要点：

• 增大线间距（3W原则：间距≥3倍线宽）
• 减少平行长度
• 在敏感信号之间加地线隔离
• 使用差分信号（共模抑制）

3. 地弹（Ground Bounce）

地弹是个容易被忽视的问题。当多个输出同时切换时，瞬间大电流流过地回路，在地平面上产生电压波动。这个波动会让芯片内部的“地”和PCB的“地”之间出现电位差，导致逻辑误判。

地弹在并行总线中特别常见。比如DDR数据总线，8位或16位同时翻转，地弹能把波形震得面目全非。

避坑指南：

• 保证足够多的地引脚和地过孔
• 使用去耦电容（靠近芯片电源引脚放置）
• 控制同时翻转的输出数量
• 降低驱动强度（如果芯片支持）

4. EMI（电磁干扰）

EMI是信号完整性问题的“外部表现”。信号质量差、回路面积大、共模电流多，都会产生电磁辐射。辐射超标，产品就过不了FCC或CE认证。

我有个惨痛教训：一个消费电子产品，功能全过了，结果送EMI测试，在200MHz附近超标6dB。查来查去，发现是时钟走线跨了分割地平面，回路面积太大，形成了“天线效应”。

控制EMI的基本原则：

• 减小信号回路面积（让电流路径最短）
• 避免地平面分割（尤其是高速信号下方）
• 使用屏蔽和滤波
• 控制信号上升时间（不是越快越好）

小结一下

信号完整性不是什么高深莫测的东西。它就是信号在传输过程中，能不能保持它该有的样子。反射、串扰、地弹、EMI，这四大问题你搞清楚了，高速设计就成功了一半。

后面的课程，我会逐一深入讲解每个问题的机理、仿真方法和布局布线技巧。咱们一步一步来，把SI这个“拦路虎”变成你的“看家本领”。