3、阻抗控制：PCB叠层设计、线宽线距计算、参考平面、阻抗匹配策略（源端、终端）
阻抗控制，说白了就是让传输线有个稳定的特性阻抗。我刚开始做高速设计时，总觉得这玩意儿是仿真工程师的事。直到有一次，一块DDR3板子跑333MHz就疯狂报错，拿示波器一测，信号边沿全是台阶和回沟。嗯，从那以后，我再也不敢轻视阻抗控制了。
这一章，咱们就聊聊阻抗控制的四个核心环节：叠层怎么搭、线宽线距怎么算、参考平面怎么处理、以及匹配策略怎么选。
3.1 PCB叠层设计——阻抗的“地基”
叠层设计是阻抗控制的第一步。你想想看，信号走线的阻抗，本质上是由线宽、铜厚、介质厚度和介电常数共同决定的。而叠层结构，直接决定了介质厚度和参考平面的位置。
叠层设计的基本原则：
- 对称性：多层板一定要对称压合，否则板子会翘曲。比如8层板，叠层结构应该是“信号-地-电源-信号-信号-电源-地-信号”这种对称排布。
- 参考平面完整：每个信号层都要紧邻一个完整的参考平面（地或电源）。我见过有人为了省层数，把两个信号层背靠背放，结果串扰大到没法看。
- 控制介质厚度：介质越厚，阻抗越高。对于50Ω单端线，常用的介质厚度（PP片）在4mil到8mil之间。
一个典型的4层板叠层（50Ω阻抗）：
- L1（顶层）：信号层，线宽6mil，参考L2
- L2：地平面（完整铜皮）
- L3：电源平面（完整铜皮）
- L4（底层）：信号层，线宽6mil，参考L3
介质：L1-L2用2116半固化片（约4.5mil），L2-L3用core（约40mil），L3-L4用2116半固化片。
我个人习惯，在叠层设计阶段就会跟板厂沟通好目标阻抗值。不同板厂的PP片压合后的厚度会有差异，提前确认能省去后面很多麻烦。
3.2 线宽线距计算——阻抗的“尺子”
有了叠层，接下来就是算线宽线距。这里有两个关键参数：单端阻抗和差分阻抗。
单端阻抗计算：
微带线（表层）和带状线（内层）的计算公式不同。微带线因为一侧是空气，阻抗会偏高一些。常用的50Ω单端线，在FR4材料（εr≈4.2）下：
- 表层微带线：线宽约6-8mil（铜厚1oz，介质厚度4-5mil）
- 内层带状线：线宽约5-7mil（介质厚度上下各4-5mil）
差分阻抗计算：
100Ω差分对，线宽和线距要配合调整。我记得有个项目，客户要求100Ω差分，我按经验取了线宽5mil、线距8mil，结果仿真出来只有92Ω。后来把线距调到6mil才达标。
我的经验公式（仅供参考，最终以板厂计算为准）：
表层100Ω差分：线宽=5mil，线距=7-8mil（介质厚度4.5mil，1oz铜）
内层100Ω差分：线宽=4.5mil，线距=6-7mil（介质厚度上下各4mil）
90Ω差分（USB）：线宽=5mil，线距=10-12mil
实际项目中，我一般会用Polar SI9000或者Saturn PCB Toolkit先算一遍，然后把结果发给板厂确认。板厂会根据他们的实际工艺（蚀刻因子、铜厚公差）微调线宽。千万别自己拍脑袋定死，否则做出来阻抗偏了，哭都来不及。
3.3 参考平面——阻抗的“镜子”
参考平面是信号回流的路径。没有完整的参考平面，阻抗就是空中楼阁。
参考平面的三个要点：
- 完整性：信号线下方必须有连续的铜皮。我曾经遇到一个案例，一条DDR数据线跨过了电源平面的分割槽，结果信号质量一塌糊涂。后来把走线绕开分割区，问题就解决了。
- 距离控制：参考平面离信号层越近，阻抗越低，同时EMI也越好。但太近了（比如<3mil），工艺难度大，成本高。
- 换层时的参考平面：信号换层时，如果参考平面变了（比如从地平面换到电源平面），要在换层点附近加一个去耦电容，为回流信号提供低阻抗路径。
注意：千万不要让高速信号跨过参考平面的分割槽！如果必须跨，那就加“缝合电容”或者用“地桥”连接两个平面。否则，回流信号会绕大圈，产生严重的共模辐射和信号完整性问题。
3.4 阻抗匹配策略——源端与终端
阻抗匹配，说白了就是让源端、传输线和负载端的阻抗一致，消除反射。匹配策略主要有两种：源端匹配和终端匹配。
3.4.1 源端匹配（串联匹配）
源端匹配是在驱动器的输出端串联一个电阻（通常22Ω-33Ω），让源端阻抗加上串联电阻等于传输线阻抗。这样，信号从源端发出时不会产生反射。
适用场景：点对点连接，比如时钟信号、单端控制信号。
优点：功耗低，不增加直流负载。
缺点：信号边沿会变缓（RC滤波效应），不适合高速总线。
示例：驱动器的输出阻抗约10Ω，传输线阻抗50Ω，串联一个33Ω电阻，总阻抗43Ω，接近50Ω。信号到达负载端时，由于负载是高阻，信号会全反射，但反射波回到源端被匹配电阻吸收，不会再次反射。
3.4.2 终端匹配（并联匹配）
终端匹配是在接收端并联电阻到地或电源，让终端阻抗等于传输线阻抗。常见的有：
- 上拉/下拉电阻：电阻值等于传输线阻抗（如50Ω上拉到VTT或下拉到地）。
- 戴维南匹配：用两个电阻（如上拉到VCC和下拉到地），等效阻抗等于传输线阻抗。常用于DDR端接。
- AC匹配：串联一个电容再并联电阻，只匹配交流信号，不消耗直流功耗。
适用场景：多点总线（如DDR数据线）、长距离传输。
优点：信号质量好，无二次反射。
缺点：功耗大（直流电流一直流经电阻），需要额外的电阻和空间。
我的选择建议：
- 时钟信号、复位信号等点对点：用源端串联匹配，简单有效。
- DDR数据线、地址线等多点总线：用终端戴维南匹配或ODT（片内端接）。
- 高速差分信号（如PCIe、USB）：用终端并联100Ω电阻（差分阻抗匹配）。
3.5 实战中的避坑指南
讲到这里，我分享几个亲身踩过的坑：
- 坑一：我曾经以为板厂给的阻抗计算表是万能的，结果没考虑蚀刻因子，做出来的线比设计细了0.5mil，阻抗直接飙到58Ω。后来我学乖了，每次都会在板厂确认时多问一句“你们的蚀刻补偿是多少？”
- 坑二：有一次做DDR3设计，终端匹配电阻放得太远（离接收端超过500mil），结果反射没消除干净，信号眼图闭合。匹配电阻一定要紧挨着接收端放，越近越好。
- 坑三：差分对的等长和等距要同时保证。我见过有人只做等长，结果线距忽大忽小，差分阻抗波动超过±10Ω。等长是基础，等距才是关键。
好了，关于阻抗控制的内容就聊到这儿。下一章咱们会讲串扰和电源完整性，这两个跟阻抗控制是“铁三角”，缺一不可。你先把叠层和匹配搞扎实了，后面学起来会轻松很多。