第2章传输线理论

第二章：传输线理论

各位工程师朋友，咱们今天聊聊传输线理论。说实话，很多刚入行的硬件工程师觉得这玩意儿太理论，离实际很远。但我做了十几年高速设计，可以负责任地告诉你——不懂传输线，你画的高速PCB就是碰运气。

先问大家一个问题：当你按下开关，灯泡是立刻亮吗？在低速电路里，我们可以近似认为信号瞬间到达。但在高速电路里，信号从驱动端到接收端，需要时间。

为什么？因为信号本质上是电磁波。电磁波在PCB上传播的速度大约是光速的一半，也就是每纳秒15厘米左右。你想想看，如果信号上升沿只有0.5ns，而走线长度超过7.5cm，那信号在走线上就会呈现出波的特性。

传输线的核心模型，就是分布参数模型。我习惯把一段走线看成无数个微小的R、L、C、G单元串联起来：

R：导体的电阻损耗（单位：Ω/m）
L：导体的寄生电感（单位：H/m）
C：导体间的寄生电容（单位：F/m）
G：介质漏电导（单位：S/m）

每个微元段都满足电报方程。嗯，这里不展开数学推导，你只要记住一个结论：当走线长度大于信号上升沿对应空间长度的1/6时，就必须按传输线来处理。

经验法则：如果走线长度 > 上升时间 × 光速 × 0.5 × 1/6，请把它当作传输线。

举个例子：DDR4的上升沿约0.2ns，对应的临界长度大约是0.2ns × 15cm/ns × 1/6 ≈ 0.5cm。也就是说，超过5mm的DDR走线，就必须按传输线来设计。我在项目中遇到过不少新手，觉得几厘米的走线无所谓，结果DDR跑不到标称频率。

特性阻抗Z₀，是传输线最重要的参数。它定义为行波电压与行波电流之比：

Z₀ = √( (R + jωL) / (G + jωC) )

对于无损耗传输线（高频下近似成立），简化为：

Z₀ = √(L / C)

说白了，特性阻抗只取决于走线的几何结构和介质材料，跟走线长度无关。你切一段1cm的50Ω微带线，和切一段10cm的，特性阻抗都是50Ω。

常见的PCB特性阻抗值：

个人经验：我建议在PCB叠层设计阶段，就让板厂提供阻抗控制叠层方案。别等到Layout完了才发现阻抗不对，那改起来就痛苦了。

为什么会发生反射？很简单——阻抗不连续。当信号遇到阻抗突变点，一部分能量继续前进，一部分被反射回来。

反射系数Γ定义为：

Γ = (Z_load - Z₀) / (Z_load + Z₀)

三种典型情况：

振铃是怎么来的？反射信号在驱动端和接收端之间来回反弹，叠加在原始信号上，就形成了过冲、下冲和振铃。我曾经调试过一个FPGA项目，时钟信号上叠加了严重的振铃，导致逻辑误判。查了半天，发现是走线经过一个过孔，阻抗从50Ω跳到了约70Ω。

避坑指南：我曾经遇到过一块板子，所有走线都按50Ω设计，但测试发现DDR数据线眼图闭合。最后定位到问题——走线从顶层换到底层时，参考平面不连续，导致阻抗突变。从那以后，我要求所有换层走线旁边必须加地过孔。

解决反射和振铃的常用方法：

TDR，全称Time Domain Reflectometry。说白了，就是往传输线里发射一个快速上升沿的脉冲，然后观察反射回来的信号。通过反射信号的幅度和时间，可以反推出传输线上各点的阻抗变化。

TDR的基本原理：

Z_DUT = Z₀ × (1 + Γ) / (1 - Γ)

其中Z_DUT是被测点的阻抗，Γ是测得的反射系数。

TDR能告诉我们什么？

实战技巧：我习惯在PCB打样回来后，先用TDR抽测关键高速走线。特别是DDR走线、SerDes差分对、时钟线。如果发现阻抗偏差超过±10%，我会立即跟板厂沟通调整叠层参数。别等到整板焊接调试才发现问题，那成本就高了。

TDR测试的典型波形解读：

嗯，这里要注意一点：TDR的上升时间决定了空间分辨率。上升沿越快，能分辨的阻抗不连续点越精细。比如50ps的TDR，理论上可以分辨约7.5mm的阻抗变化。但实际测试中，受限于探头和夹具的寄生效应，分辨率会差一些。

最后分享一个我自己的教训。有一次做10Gbps SerDes设计，仿真结果眼图很漂亮，但实际测试眼图塌了。用TDR一测，发现连接器处的阻抗从100Ω跳到了85Ω。原来连接器的选型手册上写的是100Ω，但实际焊接后因为焊盘和过孔的寄生效应，阻抗变了。从那以后，我对所有关键连接器都要求做TDR验证。

传输线理论是高速设计的基石。你理解了特性阻抗、反射和TDR，就等于拿到了信号完整性分析的第一把钥匙。下一章咱们聊聊串扰和电源完整性，那又是另一番天地了。