3、PCB叠层设计：叠层结构、参考平面、介质材料选择、阻抗控制
各位工程师朋友，咱们接着聊。叠层设计这事儿，说白了就是给信号铺路。路铺得不好，再好的芯片也白搭。我见过太多项目，原理图画得漂漂亮亮，一到打板就翻车，十有八九是叠层没想清楚。
3.1 叠层结构：先定层数，再定顺序
做叠层第一步，先问自己：这板子需要几层？ 别一上来就想着8层、12层，那是浪费钱。我个人的习惯是：
- 2层板：低速、模拟、电源简单。比如一些传感器板、LED驱动板。
- 4层板：100MHz以下数字+模拟混合。这是最经典的组合，性价比之王。
- 6层板：DDR3/DDR4、千兆以太网、PCIe Gen2。我开始做高速设计时，6层板是主力。
- 8层及以上：DDR5、PCIe Gen4/5、SerDes 25Gbps+。嗯，这时候你已经在跟信号完整性硬碰硬了。
层数定了，接下来是顺序。我给大家一个口诀：信号层紧贴参考平面，电源地成对出现。
举个例子，一个典型的6层板叠层：
Layer 1 (Top): 信号 + 微带线
Layer 2: 地平面 (GND)
Layer 3: 信号 + 带状线 (内层走线)
Layer 4: 电源平面 (PWR)
Layer 5: 地平面 (GND)
Layer 6 (Bottom): 信号 + 微带线为什么这么排？因为信号层1和6都有紧邻的参考平面（Layer 2和Layer 5），回流路径最短。Layer 3夹在两个平面之间，屏蔽效果最好。我在项目中遇到过，有人把电源和地放在相邻层，结果电源噪声直接耦合到地上，整个板子都在抖。
3.2 参考平面：信号的回流路径
参考平面，说白了就是信号的「回家路」。信号从驱动端出发，沿着走线跑到接收端，电流必须形成一个回路。这个回路，就是通过参考平面完成的。
你想想看，如果参考平面被割裂了，信号的回流路径就得绕远路。绕远路会怎样？阻抗不连续、辐射增加、EMI超标。我调试过一个项目，板子上的USB老是掉线，查了半天，发现是地平面被一条长槽割开了，USB信号的回流路径绕了一大圈。
所以，我的建议是：
- 保持参考平面完整：尽量不要在高速信号下方走其他走线或开槽。
- 换层时加回流地过孔：信号从顶层换到底层，旁边必须加一对地过孔，让回流路径平滑过渡。
- 电源平面也可以做参考平面：只要电源和地之间用紧耦合的介质，电源平面也能提供低阻抗回流路径。
3.3 介质材料选择：别小看那层绝缘体
介质材料，就是PCB里铜箔之间的那层绝缘体。很多人觉得这玩意儿不重要，随便选个FR4就完事了。其实不然，介质材料直接决定了信号的传输速度和损耗。
常见的介质材料有：
| 材料 | 介电常数 (Dk) | 损耗因子 (Df) | 适用场景 |
|---|---|---|---|
| FR4 (普通) | 4.2 - 4.5 | 0.02 | 低速、低频 (< 1GHz) |
| FR4 (高Tg) | 4.0 - 4.2 | 0.015 | 中速、多层板 |
| Rogers 4350B | 3.48 | 0.0037 | 高频、射频、微波 |
| Megtron 6 | 3.6 - 4.0 | 0.002 - 0.005 | 高速数字 (10Gbps+) |
| PTFE (特氟龙) | 2.1 - 2.5 | 0.0002 | 超高频、毫米波 |
我个人的经验是：别在高速信号上省介质材料的钱。有一次，一个客户为了省钱，在10Gbps的SerDes信号上用了普通FR4，结果眼图完全闭合，根本没法用。后来换成Rogers材料，问题迎刃而解。
另外，注意介电常数的频率稳定性。FR4的Dk会随着频率升高而下降，导致阻抗变化。而Rogers这类材料，Dk在很宽的频率范围内都很稳定。
3.4 阻抗控制：让信号「感觉」不到变化
阻抗控制，是叠层设计的核心目标。为什么？因为信号在传输过程中，如果遇到阻抗突变，就会发生反射。反射会导致信号畸变、振铃、甚至逻辑错误。
常见的阻抗目标值：
- 单端50Ω：最常用，适用于大多数数字信号、射频信号。
- 差分100Ω：USB、HDMI、PCIe、以太网等差分信号。
- 差分90Ω：DDR数据线、某些LVDS接口。
- 单端75Ω：视频信号、某些射频应用。
阻抗怎么算？公式我就不列了，太枯燥。你只需要知道，阻抗由线宽、线距、介质厚度、介电常数这四个参数决定。我一般用Polar SI9000或者Saturn PCB Toolkit来算，又快又准。
举个例子，一个4层板，顶层到第二层（地平面）的介质厚度是4mil，介电常数4.2，要得到50Ω单端阻抗，线宽大概是多少？我算了一下，大约是8mil左右。当然，这只是估算，具体还要看厂家的工艺能力。
另外，差分阻抗的控制比单端更复杂。差分线不仅要控制单端阻抗，还要控制耦合间距。间距越小，耦合越强，差分阻抗越低。我一般建议差分线的间距保持在线宽的1.5到2倍之间，这样既能保证耦合，又不会太难加工。
最后，别忘了阻抗的容差。一般厂家能做到±10%，好一点的能做到±5%。对于DDR4、PCIe这类高速信号，我建议要求±5%的容差，虽然贵一点，但值得。