第2章半桥布局中的关键寄生环路

半桥布局中的关键寄生环路：功率回路、驱动回路、共源电感回路

各位工程师朋友，咱们今天聊点实在的。做GaN半桥布局，说白了就是在跟三个寄生环路打交道：功率回路、驱动回路、还有那个让人头疼的共源电感回路。这三个家伙，你搞不定它们，EMI和效率就别想好。

我刚开始做GaN的时候，也踩过不少坑。有一次调试一个300W的电源模块，开关波形上有个奇怪的振铃，怎么都消不掉。后来一查，就是共源电感惹的祸。嗯，从那以后，我对这三个环路的理解就深刻多了。

核心观点：寄生电感不是敌人，失控的寄生电感才是。我们要做的，是把它们控制在可接受的范围内。

功率回路，说白了就是半桥中高频电流流过的路径。从输入电容的正端，经过上管、开关节点、下管，再回到输入电容的负端。这个环路面积越小，寄生电感就越小。

你想想看，GaN器件的开关速度是Si MOSFET的5-10倍。同样的寄生电感，在GaN上产生的电压尖峰要大得多。我见过一个案例，就因为功率回路面积大了20%，开关节点电压过冲直接飙到了1.5倍输入电压。

我的习惯做法：先把输入电容紧挨着半桥摆放，然后用多层PCB的叠层来缩短回流路径。高频电流走的是最小电感路径，不是最小电阻路径。

功率回路的寄生电感主要来自三个方面：

我在项目中遇到过最极端的情况，是一个四层板的半桥布局，功率回路面积做到了不到100mm²。结果开关波形干净得像教科书一样。所以说，面积就是王道。

驱动回路，就是驱动芯片到GaN器件栅极和源极之间的路径。这个回路虽然电流不大，但它的寄生电感直接影响开关速度。

为什么会这样？因为驱动回路中的寄生电感会和GaN器件的输入电容形成LC谐振。如果谐振频率落在开关频率附近，栅极波形就会出现振铃，严重时甚至会导致误触发。

注意：驱动回路的寄生电感每增加1nH，开关时间可能延长10-20%。对于GaN这种追求极致开关速度的器件来说，这是不可接受的。

驱动回路的设计要点：

嗯，这里要注意。驱动回路还有一个容易被忽略的点：驱动芯片的供电去耦。如果去耦电容放得太远，驱动回路就会通过供电走线形成更大的环路。我习惯在驱动芯片的VDD和GND引脚旁边各放一个100nF的陶瓷电容，距离不超过2mm。

共源电感，这是三个环路里最让人头疼的。它指的是功率回路和驱动回路共享的那一段源极电感。对于下管来说，就是源极到功率地之间的那一段走线。

你想想看，功率回路中的大电流变化di/dt，会在共源电感上产生一个电压降。这个电压降会叠加到驱动回路的栅源电压上。结果就是：你明明想让管子关断，但共源电感上的电压却让栅源电压变高了，管子关不彻底。

关键公式：V_CSL = L_CS × di/dt。对于GaN，di/dt可以做到10A/ns以上。哪怕只有0.1nH的共源电感，也会产生1V的电压扰动。而GaN的阈值电压只有1-2V，你说危不危险？

我曾经在一个项目中，因为共源电感没控制好，导致下管在关断时出现了严重的米勒平台抬升。波形上看，栅极电压在关断时反而上升了0.8V，差点就误触发了。后来我把源极走线从0.5mm加宽到1.5mm，同时加了一排过孔到内层地平面，共源电感从0.3nH降到了0.08nH，问题就解决了。

控制共源电感的方法：

避坑指南：我曾经见过有人把下管的源极直接通过一个过孔接到内层地平面，觉得这样阻抗最低。但问题是，这个过孔本身就有电感，而且功率电流和驱动电流都走同一个过孔，共源电感反而更大了。正确的做法是：功率源极走表层铜皮到功率地，驱动源极单独走线到驱动地，两者在系统地处单点连接。

这三个环路不是孤立的。功率回路中的di/dt会通过共源电感影响驱动回路，驱动回路中的振铃又会通过米勒电容耦合到功率回路。说白了，它们是一个相互耦合的系统。

我习惯用下面的表格来评估每个环路的优先级：

环路类型	寄生电感容忍度	布局优先级	典型控制目标
功率回路	低（< 2nH）	最高	环路面积 < 200mm²
驱动回路	中（< 5nH）	高	走线长度 < 10mm
共源电感回路	极低（< 0.1nH）	最高	开尔文连接，走线宽度 > 1mm

在实际布局中，我一般先搞定功率回路，把输入电容和半桥的位置定死。然后处理共源电感，确保源极走线足够宽且独立。最后才是驱动回路，把驱动芯片放在最靠近栅极的位置。

记住一句话：寄生电感不是魔鬼，失控的寄生电感才是。我们做布局，不是要消灭寄生电感——那是不可能的——而是要把它们控制在可接受的范围内，让它们不影响电路的正常工作。

好了，这一章的内容就到这里。下一章我们会聊聊具体的布局技巧，包括怎么用多层板来进一步压缩这些寄生环路。到时候我会分享一些我自己的布局案例，有成功的，也有翻车的，希望对大家有帮助。