2、D-PHY物理层详解：高速模式与低功耗模式、差分信号与单端信号、时钟通道与数据通道、Lane结构、电平标准
好，咱们直接进入正题。D-PHY物理层，说白了就是MIPI接口的“物理肌肉”。你写再好的协议，信号传不过去，一切都是白搭。我刚开始接触MIPI时，总觉得物理层就是些电压、电流的事，没什么好学的。结果第一次调板子，眼图一塌糊涂，才意识到这里面的门道有多深。
今天这一章，我把D-PHY物理层最核心的几个概念掰开揉碎了讲。你把这些搞懂了，后面写FPGA接收逻辑时，心里就有底了。
2.1 高速模式与低功耗模式：两个“人格”
D-PHY最巧妙的设计之一，就是它有两种工作模式：高速模式（HS）和低功耗模式（LP）。为什么需要两套？你想想看，摄像头模组在手机里，功耗是命根子。如果一直用高速模式跑，电池撑不了多久。
高速模式（HS）：
- 用于传输真正的图像数据，比如像素值、同步信号等。
- 采用差分信号，电压摆幅很小，只有200mV左右。
- 速度极快，单条Lane能跑到1Gbps甚至更高。
- 功耗相对较高，但数据传输效率也高。
低功耗模式（LP）：
- 用于传输控制指令、状态信息，或者总线空闲时。
- 采用单端信号，电压摆幅大，约1.2V。
- 速度很慢，通常只有10Mbps左右。
- 功耗极低，是省电的关键。
核心要点：HS和LP模式共用同一组物理引脚。通过电压电平的变化来切换模式。FPGA接收端必须能识别这两种模式，并自动切换接收逻辑。
我遇到过一些新手，在FPGA里只实现了HS模式的接收逻辑。结果上电后，摄像头发送LP模式的控制指令，FPGA这边完全没反应。嗯，这就是没理解“双模式”的含义。
2.2 差分信号与单端信号：信号“双胞胎”
D-PHY在HS模式下使用差分信号，在LP模式下使用单端信号。这两种信号形式，各有各的脾气。
差分信号（HS模式）：
- 用两根线（Dp和Dn）传输一个信号。信号值是Dp和Dn的电压差。
- 抗干扰能力强。外部噪声会同时耦合到两根线上，差模信号不受影响。
- 适合高速传输。电压摆幅小，信号翻转快，功耗相对低。
单端信号（LP模式）：
- 用一根线（Dp或Dn）传输一个信号。信号值就是该线对地的电压。
- 实现简单，但抗干扰能力弱。
- 电压摆幅大，信号翻转慢，但功耗极低。
你可能会问：“为什么不用差分信号做所有事？” 原因很简单：差分信号在低速率下，功耗优势不明显，而且接收电路更复杂。LP模式用单端信号，就是为了在控制指令传输时，把功耗降到最低。
个人经验：在FPGA内部，处理差分信号时，我习惯用IBUFDS原语将差分对转换成单端信号。这样后续逻辑处理起来更方便。但要注意，IBUFDS的输入必须是一对真正的差分信号，不能接错。
2.3 时钟通道与数据通道：谁主谁次？
D-PHY的物理层，由时钟通道（Clock Lane）和数据通道（Data Lane）组成。它们分工明确，缺一不可。
时钟通道：
- 专门传输差分时钟信号（HS模式下）。
- 这个时钟是DDR（双倍数据速率）时钟，时钟的上升沿和下降沿都用来采样数据。
- 时钟频率与数据速率相关。比如数据速率是1Gbps，时钟频率就是500MHz。
数据通道：
- 传输实际的数据信号（HS模式下）。
- 可以有多条数据通道（1条、2条、4条等），数量由应用决定。
- 每条数据通道都独立传输数据，但都同步于同一个时钟通道。
我见过有人把时钟通道和数据通道搞混，以为时钟通道也能传数据。其实不行。时钟通道只负责提供采样时钟，数据通道只负责传数据。它们各司其职，才能保证高速传输的稳定性。
注意：在FPGA实现中，时钟通道的布线必须非常小心。时钟信号对噪声敏感，任何抖动都会直接影响数据采样。我建议把时钟通道的引脚放在FPGA的专用时钟输入引脚上，并使用全局时钟网络。
2.4 Lane结构：一条“高速公路”
一条Lane，就是一组物理连接，包含一对差分信号线（Dp和Dn）。在HS模式下，它传输高速数据；在LP模式下，它传输控制指令。
Lane的结构，说白了就是“一根线干两样活”。它通过电压电平的变化，来区分当前是HS模式还是LP模式。
Lane的状态机：
- LP-11：总线空闲状态，两根线都是高电平。
- LP-01：进入HS模式的“前奏”，Dp拉低，Dn保持高。
- LP-00：HS模式开始，两根线都拉低，然后进入HS差分传输。
- HS传输：差分信号高速翻转，传输数据。
- LP-00：HS模式结束，两根线都拉低。
- LP-10：退出HS模式的“后奏”，Dp拉高，Dn保持低。
- LP-11：回到空闲状态。
这个状态机，是FPGA接收端必须实现的。你得能识别出这些状态变化，才能正确切换接收模式。
避坑指南：我曾经在实现Lane状态机时，忽略了LP-01和LP-10这两个“过渡状态”。结果导致HS模式切换时，数据采样出现毛刺。后来加上这两个状态的检测，问题就解决了。记住，D-PHY的时序非常严格，每个状态都不能少。
2.5 电平标准：电压的“游戏规则”
D-PHY定义了严格的电平标准，确保不同厂家的芯片能互相通信。这些标准，是硬件设计的基础。
| 模式 | 信号类型 | 电压摆幅 | 共模电压 | 说明 |
|---|---|---|---|---|
| HS | 差分 | 200mV（典型） | 200mV | 高速传输，低摆幅 |
| LP | 单端 | 1.2V（典型） | 0V | 低功耗，高摆幅 |
你可能会问：“为什么HS模式的共模电压只有200mV？” 这是因为HS模式使用差分信号，共模电压可以很低。低共模电压意味着信号翻转时，对电源的冲击小，功耗也更低。
在FPGA端，你需要确保IO Bank的电压与D-PHY的电平标准匹配。通常，FPGA的HP（高性能）Bank支持1.2V的IO电压，可以兼容LP模式。但HS模式的差分信号，需要FPGA的差分输入缓冲器来接收。
我的习惯：在设计PCB时，我会把D-PHY的差分对走线等长、等距，并严格控制阻抗（通常100欧姆差分阻抗）。这样能最大程度减少信号反射，保证眼图质量。另外，在FPGA内部，我会用ODDR原语来输出DDR数据，用IDDR原语来接收DDR数据。这些原语是Xilinx和Altera都支持的，用起来很方便。
好了，D-PHY物理层的核心概念，就讲到这里。你把这些搞懂了，后面写FPGA接收逻辑时，就能理解为什么要有那些状态机、为什么要有那些时序约束。说白了，物理层是基础，基础不牢，地动山摇。
下一章，我们开始讲FPGA如何接收D-PHY的HS数据流。到时候，我会带你一步步实现一个简单的接收器。敬请期待！