3、全芯片ESD防护策略：电源轨钳位设计、I/O与电源域协同防护、跨域ESD电流路径分析

各位工程师朋友，咱们接着聊全芯片ESD防护。说实话，很多芯片在单模块仿真时ESD指标都挺好，一拼到全芯片就出问题。为什么？因为模块之间的耦合、电源域之间的交互，这些在单点仿真里根本看不出来。今天我就把全芯片防护的三个核心问题掰开揉碎了讲清楚。

3.1 电源轨钳位设计：全芯片的“安全阀”

电源轨钳位，说白了就是给芯片装一个“泄洪闸”。ESD事件发生时，巨大的电流需要一条低阻抗路径泄放到地。如果没有这个钳位电路，电流就会硬生生穿过你的核心电路——结果可想而知。

钳位电路的核心指标

• 触发电压(Vt1)：电路开始导通的电压。我一般控制在VDD的1.2~1.5倍，太低会误触发，太高又保护不了内部电路。
• 维持电压(Vh)：导通后保持低阻抗的电压。要高于VDD，否则上电时可能锁死。
• 响应时间：从ESD脉冲到来到电路完全导通的时间。通常要求小于1ns。

常用钳位电路结构

结构类型	优点	缺点	适用场景
RC触发+大NMOS	结构简单，响应快	漏电大，占面积	主流数字芯片
二极管串	漏电小，工艺兼容	钳位电压高	模拟/混合信号
SCR结构	单位面积泄放能力强	触发电压难控制	高压/大电流应用
主动反馈型	触发精准，漏电可控	设计复杂	先进工艺节点

我个人习惯在电源域边界放置至少两个钳位单元——一个靠近电源焊盘，一个靠近核心区域。这样既能快速泄放焊盘进来的电流，又能保护内部长电源线的压降问题。

3.2 I/O与电源域协同防护：别让接口成为“突破口”

I/O端口是ESD攻击的第一道防线。但很多设计只关注I/O本身的防护，忽略了它和电源域的配合。你想想看，如果I/O的ESD二极管把电流泄放到VDD，但VDD上的钳位电路没及时打开，那电流就会通过VDD线串到其他模块——这就是典型的“二次破坏”。

协同防护的三个关键点

1. I/O到电源的路径阻抗要低：I/O的ESD二极管到电源轨钳位电路的金属线宽，我建议至少是常规信号线的3倍。曾经有个项目，就是因为这条线太细，ESD电流把金属熔断了。
2. 触发时序要匹配：I/O的ESD触发电压要略高于电源钳位的触发电压。这样电流会优先通过钳位电路泄放，而不是硬闯I/O内部。
3. 共享泄放路径：同一个电源域内的所有I/O，最好共享一组钳位电路。不要每个I/O单独做钳位，那样既浪费面积，又容易产生时序不匹配。

3.3 跨域ESD电流路径分析：看不见的“暗流”

多电源域芯片最头疼的问题是什么？就是跨域ESD。比如一个ESD事件打在3.3V的I/O上，电流通过寄生二极管串到1.8V的核心域——如果两个域之间没有设计好泄放路径，电流就会在内部“乱窜”，烧毁跨域接口电路。

跨域电流的典型路径

• 路径A：I/O → VDD1 → 钳位电路 → VSS1 → 衬底耦合 → VSS2 → 内部电路
• 路径B：I/O → VDD1 → 跨域二极管 → VDD2 → 钳位电路 → VSS2
• 路径C：I/O → 内部信号线 → 跨域缓冲器 → VDD2 → 钳位电路

路径C是最危险的。因为信号线通常很细，ESD电流一旦走信号路径，基本就是“见一个烧一个”。

如何分析跨域路径？

我一般用三步法：

1. 画电源域拓扑图：把每个域的VDD、VSS、I/O都标出来，画出它们之间的寄生二极管和电阻。
2. 找低阻抗路径：ESD电流会走阻抗最低的路径。用仿真工具跑一下，看看从攻击点到地的电流分布。
3. 补全泄放通道：如果发现某个路径阻抗过高，就在那里加钳位电路或二极管。

3.4 全芯片ESD防护的协同设计流程

说了这么多，到底怎么落地？我总结了一个五步流程：

1. 电源域规划：确定每个域的电压、电流、面积，画出电源网络拓扑。
2. 钳位电路选型：根据每个域的特性选择钳位结构，确定触发电压和尺寸。
3. I/O防护设计：每个I/O加二极管或GGNMOS，确保到电源轨的路径低阻抗。
4. 跨域路径检查：用仿真工具跑所有可能的ESD路径，找出薄弱环节。
5. 迭代优化：根据仿真结果调整钳位电路位置、尺寸，或者增加辅助二极管。

下面这张图展示了全芯片ESD防护的核心逻辑：

嗯，这张图把核心逻辑都串起来了。你看，ESD电流从I/O进来后，优先走钳位电路泄放到地。如果钳位电路没及时打开，电流就会通过跨域接口和二极管跑到另一个域去。所以，每个环节都要协同好。

好了，全芯片ESD防护的核心内容就这些。记住三个关键词：钳位、协同、路径。把这三点吃透了，你的芯片ESD防护能力至少提升一个档次。